`timescale 1ns / 1ns
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2024/04/26 17:05:11
// Design Name: 
// Module Name: tb_tdma
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module tb_tdma ();

    reg clk = 1;
    reg rst = 1;
    always #1 clk <= ~clk;
    initial begin
        #10 rst <= 1'b0;
    end

    tdma #(
        .SLOT_LEN      (625000),  // 50MHz--> 15ms
        .TIC_TO_PS_LEN (575000),
        .TIC_FRAME_SYNC(42344)
    ) u_tdma (
        .clk            (clk),
        .rst            (rst),
        .flag_is_master (1),
        .flag_frame_sync(0),
        .intr_2ps       (intr_2ps),
        .tx_start       (tx_start),
        .rx_rst         (rx_rst)
    );

endmodule