# README.md

> Board: RFSOC_47DR_Z7045
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> Date: 2024/07/13
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> Archiver: Josh Gao

1. ZU47DR 工程说明 - `./dj_47dr/dj_47dr` 文件夹

   包含三个 ZU47DR 的工程：

   1. `dj_47dr_demo`

      - PL 端配置 ADC 和 DAC 采样率为 4.9152 Gsps，使用外部参考时钟，频率为 245.76 MHz，启用内部 PLL。

      - PS 端包括四个工程：

        1. `dj_47dr_basic`：配置了 LMK04828，初始化了 RFdc。

        2. `dj_47dr_mts`：配置了 LMK04828，初始化了 RFdc，运行了多通道同步 Multi-Tile Sync 的例程；通过 JTAG 打印信息可以看到同步成功。

        3. `dj_47dr_tcp_perf_server`：使用例程测试了网口向 PC 传输数据的速率，稳定在 940 Mbps 左右。

        4. `fsbl_debug`：可以调试的 FSBL，通常不需要使用。

   2. `dj_47dr_ibert`

      - PL 端配置 ADC 和 DAC 采样率为 4.9152 Gsps，使用外部参考时钟，频率为 245.76 MHz，启用内部 PLL。

      - PL 端使用 IBERT IP 核测试片间 GT 通信速率，通信速率为 9.6 Gbps，时钟频率为 150 MHz。

      - PS 端配置了 LMK04828，初始化了 RFdc。

      - 本程序已烧写在 Flash 中，可以从 Flash 正常启动。

   3. `dj_47dr_lmx`

      - PL 端配置 ADC 和 DAC 采样率为 4.9152 Gsps，使用外部 PLL，频率为 4.9152 GHz。

      - PS 端包括两个工程：

        1. `dj_47dr_basic`：配置了 LMK04828 和两片 LMX2594，初始化了 RFdc。

        2. `dj_47dr_mts`：配置了 LMK04828 和两片 LMX2594，初始化了 RFdc，运行了多通道同步 Multi-Tile Sync 的例程；通过 JTAG 打印信息可以看到同步成功。

   4. `dj_47dr_preset.tcl`：板卡的 Zynq UltraScale+ MPSoC IP 核的预设文件，可以在新建工程时导入。

2. Z7045 工程说明 - `./dj_47dr/dj_47dr_z7045`

   1. `z7045_ibert`

      - PL 端使用 IBERT IP 核测试片间 GT 通信速率，通信速率为 9.6 Gbps，时钟频率为 150 MHz。

      - PS 端仅建立了 FSBL。

      - 本程序已烧写在 Flash 中，可以从 Flash 正常启动。

   2. `dj_47dr_z7045.tcl`：板卡的 Zynq-7000 SoC IP 核的预设文件，可以在新建工程时导入。