From 988b9e39a02683123d4cec13678f10256b028207 Mon Sep 17 00:00:00 2001
From: Josh Gao <josh_gao@foxmail.com>
Date: Sun, 10 Nov 2024 16:49:12 +0800
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 rfsoc_eval_demo/README.md | 2 ++
 1 file changed, 2 insertions(+)

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index 140d976..958eaaa 100644
--- a/rfsoc_eval_demo/README.md
+++ b/rfsoc_eval_demo/README.md
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 ## `20240629` - 使用 Vivado 2024.1 进行开发，MTS 通过
 
+> 原项目地址：[rfsoc_eval_demo](https://git.gatsby.icu/josh/vivado_pub/src/branch/master/projects/rfsoc_eval/rfsoc_eval_demo)
+
 将工程迁移到了 Vivado 2024.1 版本，并进行以下改动：
 
 - 按照 PG269 的推荐，修改了 PL CLK 和 PL SYSREF 接入 FPGA 的方法，原来使用 RF Data Converter 输出的时钟对 PL SYSREF 采样并输入到 RF Data Converter 中，但是 PG269 不允许这样操作，因此改为使用输入 FPGA 管脚的 PL CLK 对 PL SYSREF 进行采样。