remove some deprecated dependencies
This commit is contained in:
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josh-gao.top
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@@ -0,0 +1,5 @@
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<div>
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{% if not is_index %}
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||||
<div style="text-align:center;color: #ccc;font-size:18px;">--------------------------The End--------------------------</div>
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||||
{% endif %}
|
||||
</div>
|
||||
@@ -0,0 +1,11 @@
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||||
{% if site.tags.length > 1 %}
|
||||
<script type="text/javascript" charset="utf-8" src="{{ url_for('/js/tagcloud.js') }}"></script>
|
||||
<script type="text/javascript" charset="utf-8" src="{{ url_for('/js/tagcanvas.js') }}"></script>
|
||||
<div class="widget-wrap">
|
||||
<div id="myCanvasContainer" class="widget tagcloud">
|
||||
<canvas width="250" height="250" id="resCanvas" style="width:100%">
|
||||
{{ list_tags() }}
|
||||
</canvas>
|
||||
</div>
|
||||
</div>
|
||||
{% endif %}
|
||||
@@ -0,0 +1,293 @@
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||||
// Custom styles.
|
||||
|
||||
// 网站最顶部条线的颜色
|
||||
// .headband {
|
||||
// height: 3px;
|
||||
// background: #222222;
|
||||
// }
|
||||
|
||||
// 设置背景图片
|
||||
body{
|
||||
// background:url('https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/backgroud.jpg');
|
||||
background:url(../images/bg.svg);
|
||||
background-repeat:repeat;
|
||||
// background-attachment:fixed;
|
||||
// background-position:center;
|
||||
// background-size:100% 100%;
|
||||
}
|
||||
|
||||
// 设置侧边栏左上角网站标题和副标题区颜色
|
||||
// .site-meta {
|
||||
// background: #222222;
|
||||
// }
|
||||
|
||||
// 设置侧边栏网站标题样式
|
||||
.site-title {
|
||||
|
||||
}
|
||||
|
||||
// 设置侧边栏网站标题鼠标悬浮样式
|
||||
// .site-title:hover {
|
||||
// letter-spacing: 0.1rem;
|
||||
// }
|
||||
|
||||
// 侧边栏网站副标题样式
|
||||
// .site-subtitle {
|
||||
// color:#fff;
|
||||
// }
|
||||
|
||||
// 文章标题鼠标悬浮下划线样式
|
||||
// .posts-expand .post-title-link::before {
|
||||
// content: "";
|
||||
// position: absolute;
|
||||
// width: 100%;
|
||||
// height: 2px;
|
||||
// bottom: 0;
|
||||
// left: 0;
|
||||
// background-color: #222222;
|
||||
// visibility: hidden;
|
||||
// transform: scaleX(0);
|
||||
// transition-duration: 0.2s;
|
||||
// transition-timing-function: ease-in-out;
|
||||
// transition-delay: 0s;
|
||||
// }
|
||||
|
||||
// // 文章标题颜色
|
||||
// .posts-expand .post-title-link {
|
||||
// color:#222222;
|
||||
// }
|
||||
|
||||
// // 阅读全文按钮样式
|
||||
// .btn {
|
||||
// border:2px solid #222222;
|
||||
// color:#222222;
|
||||
// }
|
||||
|
||||
// // 阅读全文按钮鼠标悬浮样式
|
||||
// .btn:hover {
|
||||
// border-color: #222222;
|
||||
// color: #fff;
|
||||
// background: #222222;
|
||||
// }
|
||||
|
||||
// // 设置文章和侧边栏中链接样式
|
||||
// a:hover,
|
||||
// span.exturl:hover {
|
||||
// color: #222222;
|
||||
// border-bottom-color: #222222;
|
||||
// }
|
||||
|
||||
// // 修改文章页侧边栏文章目录下面的第一个标题的鼠标悬浮样式
|
||||
// // 真的有毒，文章目录第一个标题的样式还是单独设置的...一开始还没发现
|
||||
// .post-toc .nav .active-current > a:hover {
|
||||
// color: #222222;
|
||||
// }
|
||||
|
||||
// // 文章页面左边文章标题颜色
|
||||
// .post-toc ol a:hover {
|
||||
// color: #222222;
|
||||
// border-bottom-color: #222222;
|
||||
// }
|
||||
|
||||
// // 文章页面左边文章标题active时颜色
|
||||
// .post-toc .nav .active > a {
|
||||
// color: #222222;
|
||||
// border-bottom-color: #222222;
|
||||
// }
|
||||
|
||||
// // 文章页侧边栏文章目录和站点概况鼠标悬浮样式
|
||||
// .sidebar-nav li:hover {
|
||||
// color: #222222;
|
||||
// }
|
||||
|
||||
// // 文章页侧边栏文章目录和站点概况active时鼠标悬浮样式
|
||||
// .sidebar-nav .sidebar-nav-active:hover {
|
||||
// color: #222222;
|
||||
// }
|
||||
|
||||
// // 文章页侧边栏文章目录和站点概况active时样式
|
||||
// .sidebar-nav .sidebar-nav-active {
|
||||
// color: #222222;
|
||||
// border-bottom-color: #222222;
|
||||
// }
|
||||
|
||||
// // 社交栏鼠标悬浮样式
|
||||
// #sidebar div.links-of-author.motion-element a:hover {
|
||||
// color: #222222;
|
||||
// background: rgba(255, 255, 255, 0);
|
||||
// }
|
||||
|
||||
// // 友链鼠标悬浮样式
|
||||
// .sidebar a:hover,
|
||||
// .sidebar span.exturl:hover {
|
||||
// border-bottom-color: #222222;
|
||||
// color: #222222;
|
||||
// }
|
||||
|
||||
// RSS文字颜色
|
||||
//#sidebar div.feed-link.motion-element > a {
|
||||
// color: #222222;
|
||||
//}
|
||||
|
||||
// RSS图标颜色
|
||||
//#sidebar div.feed-link.motion-element > a i{
|
||||
// color: #222222;
|
||||
//}
|
||||
|
||||
// 侧边栏日志、分类、标签 上面的数字的颜色
|
||||
// .site-state-item-count {
|
||||
// color: #222222;
|
||||
// }
|
||||
|
||||
// 设置底部文章分页数字鼠标悬浮上划线颜色
|
||||
// .pagination .prev:hover,
|
||||
// .pagination .next:hover,
|
||||
// .pagination .page-number:hover {
|
||||
// border-top-color: #222222;
|
||||
// }
|
||||
|
||||
// 设置文章页上一篇文章和下一篇文章鼠标悬浮样式
|
||||
// .post-nav-item a:hover {
|
||||
// color: #222222;
|
||||
// border-bottom: none;
|
||||
// }
|
||||
|
||||
// 修改鼠标选中字符的颜色
|
||||
/* webkit, opera, IE9 */
|
||||
// ::selection {
|
||||
// background: #222222;
|
||||
// color: #f7f7f7;
|
||||
// }
|
||||
/* firefox */
|
||||
// ::-moz-selection {
|
||||
// background: #222222;
|
||||
// color: #f7f7f7;
|
||||
// }
|
||||
|
||||
// 侧边栏返回顶部按钮鼠标悬浮样式
|
||||
// .back-to-top:hover {
|
||||
// background: #eee;
|
||||
// color: #222222;
|
||||
// }
|
||||
|
||||
// 当页面处于 首页、标签、分类、归档、关于页面其中之一时，处于哪个页面哪个选项就变蓝
|
||||
// #menu > li.menu-item-active > a {
|
||||
// color: #222222;
|
||||
// }
|
||||
|
||||
// 侧边栏导航小圆点颜色
|
||||
// .menu-item-active a:after,
|
||||
// .menu .menu-item a:hover:after,
|
||||
// .menu .menu-item span.exturl:hover:after {
|
||||
// background-color: #222222;
|
||||
// }
|
||||
|
||||
// 侧边栏上半部分设置为透明
|
||||
.menu-item-active a,
|
||||
.menu .menu-item a:hover,
|
||||
.menu .menu-item span.exturl:hover {
|
||||
background: rgba(255, 255, 255, 0);
|
||||
border-bottom-color: rgba(255, 255, 255, 0);;
|
||||
}
|
||||
|
||||
// 侧边栏下半部分设置为透明
|
||||
.sidebar{
|
||||
background: rgba(255, 255, 255, 0);
|
||||
}
|
||||
.sidebar-inner{
|
||||
background: rgba(255, 255, 255, 0.94);
|
||||
}
|
||||
|
||||
// 设置底部文章分页部分为透明
|
||||
.pagination{
|
||||
background: rgba(255, 255, 255, 0.94);
|
||||
}
|
||||
.pagination .page-number.current {
|
||||
color: #fff;
|
||||
background: #222222;
|
||||
}
|
||||
|
||||
// 导航栏底部百分比透明
|
||||
.back-to-top,
|
||||
.back-to-top:hover
|
||||
{
|
||||
background: rgba(255, 255, 255, 0);
|
||||
}
|
||||
|
||||
// 设置文章背景透明度
|
||||
.post-block{
|
||||
background: rgba(255, 255, 255, 0.94);
|
||||
}
|
||||
|
||||
// 这里需要完全透明，不然就会在上面的0.7基础上再进行透明度计算
|
||||
.btn{
|
||||
background: rgba(255, 255, 255, 0);
|
||||
}
|
||||
|
||||
.header-inner{
|
||||
background: rgba(255, 255, 255, 0.94);
|
||||
}
|
||||
.main-inner {
|
||||
background: rgba(255, 255, 255, 0.94);
|
||||
}
|
||||
|
||||
// 代码高亮背景透明
|
||||
// .table-container{
|
||||
// background: rgba(29, 31, 33, 0.94);
|
||||
// }
|
||||
// table > tbody > tr:nth-of-type(odd) {
|
||||
// background-color: rgba(29, 31, 33, 0);
|
||||
// }
|
||||
// table > tbody > tr:hover {
|
||||
// background-color: rgba(29, 31, 33, 0);
|
||||
// }
|
||||
// pre,
|
||||
// .highlight {
|
||||
// background: rgba(29, 31, 33, 0);
|
||||
// }
|
||||
// .highlight .gutter pre {
|
||||
// background: rgba(29, 31, 33, 0.94);
|
||||
// }
|
||||
// .highlight .code pre {
|
||||
// background: rgba(29, 31, 33, 0);
|
||||
// }
|
||||
|
||||
// 评论
|
||||
.comments {
|
||||
background: rgba(255, 255, 255, 0.94);
|
||||
}
|
||||
|
||||
// 文章页内作者信息
|
||||
.post-copyright {
|
||||
border-left: 3px solid #222222;
|
||||
background: rgba(255, 255, 255, 0.3);
|
||||
}
|
||||
|
||||
/* 行内代码块的自定义样式 */
|
||||
// code {
|
||||
// color: #222222;
|
||||
// background: rgba(220,220,220, 0.94);
|
||||
// margin: 2px;
|
||||
// border: 1px solid #90EE90;
|
||||
// }
|
||||
|
||||
// 底部动态的叶子图标
|
||||
// .with-love{
|
||||
// color: green;
|
||||
// }
|
||||
|
||||
// 去掉文章白色背景
|
||||
.main-inner {
|
||||
background: rgba(255,255,255,0);
|
||||
}
|
||||
|
||||
// // 标签页链接下划线颜色
|
||||
// a,
|
||||
// span.exturl {
|
||||
// border-bottom: 1px solid #222222;
|
||||
// }
|
||||
|
||||
// // 标签页链接鼠标悬浮颜色
|
||||
// .tag-cloud a:hover {
|
||||
// color: #222222 !important;
|
||||
// }
|
||||
@@ -0,0 +1,5 @@
|
||||
// 圆角设置
|
||||
$border-radius-inner = 10px;
|
||||
$border-radius = 10px;
|
||||
|
||||
// $font-family-chinese = "PingFang SC", "Microsoft YaHei";
|
||||
@@ -0,0 +1,72 @@
|
||||
---
|
||||
title: Josh 的学习笔记之信息论（Part 1 —— 绪论）
|
||||
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|
||||
tags:
|
||||
- 信息的概念
|
||||
- 信息论的研究内容
|
||||
categories:
|
||||
- - Josh 的学习笔记
|
||||
- 信息论
|
||||
abbrlink: 71ccf914
|
||||
date: 2021-11-27 19:20:36
|
||||
---
|
||||
|
||||
# 信息的概念
|
||||
|
||||
## 信息的定义
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||||
|
||||
1. Hartly 对信息的定义：信息是选择的自由度。
|
||||
|
||||
2. Wiener 对信息的定义：
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||||
|
||||
1. 信息既不是物质又不是能量，信息就是信息。表明了信息是独立于物质和能量之外存在于客观世界的第三要素。
|
||||
2. 信息是人们适应外部世界并且使这种适应反作用于外部世界的过程中，同外部世界进行互相交换的内容的名称。
|
||||
|
||||
3. Shannon 对信息的定义：信息是事物运动状态或存在方式的**不确定性**的描述。
|
||||
|
||||
## 信息、消息和信号的区别
|
||||
|
||||
1. 信号：是信息的物理表达层，是三个层次中最具体的层次。
|
||||
2. 消息(或符号)：是信息的数学表达层，可以定量地加以描述，它是具体物理信号的进一步数学抽象。可分为离散(数字)消息和连续(模拟)消息。
|
||||
3. 信息：是指各个事物运动的状态及状态变化的方式，是抽象的意识或知识，是三个层次中最抽象的层次。
|
||||
|
||||
> 信号是消息的载体，消息是信息的载体。
|
||||
|
||||
<!-- more -->
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||||
|
||||
# 信息论研究的对象、目的和内容
|
||||
|
||||
## 研究对象
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||||
|
||||
应用概率论、随机过程、数理统计等方法来研究信息的传输、提取和处理系统中的一般规律。
|
||||
|
||||
<div align="center">
|
||||
<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2021-11-27-josh-toi-part-1/2021-11-27-josh-toi-part-1-010-SystemModel.png" width=600px alt="图1-1 信息传输系统的模型"/>
|
||||
</div>
|
||||
|
||||
## 研究目的
|
||||
|
||||
提高信息系统的**可靠性**、**有效性**和**安全性**以便达到系统最优化。
|
||||
|
||||
## 研究内容
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||||
|
||||
1. 狭义信息论(Shannon 信息论)：主要研究信息的测度、信道容量、信息率失真函数，与这三个概念相对应的香农三定理以及信源和信道编码。Shannon 研究的对象是从信源到信宿的全过程，是收、发端联合最优化问题，重点是编码。
|
||||
|
||||
> Shannon 信息论的缺陷
|
||||
>
|
||||
> 1. Shannon 定义信息的出发点是假定事物的状态可以用一个以经典集合论为基础的概率模型来描述，对实际存在的某些事物的运动状态要寻找一个合适的概率模型往往是非常困难的，并且这一模型不一定存在。
|
||||
> 2. Shannon 定义信息的度量没有考虑收信者的主观性和主观意义，也撇开了信息的具体含义、具体用途、重要程度和引起的后果等元素，这就与实际情况不完全一致。
|
||||
|
||||
2. 一般信息论：主要是研究信息传输和处理问题。除了 Shannon 基本理论之外，还包括噪声理论、信号滤波和预测、统计检测与估计理论、调制理论。重点研究接收端。
|
||||
3. 广义信息论 $^*$。
|
||||
|
||||
# 信息论发展简史与信息科学$^*$
|
||||
@@ -0,0 +1,266 @@
|
||||
---
|
||||
title: Josh 的学习笔记之信息论（Part 2 —— 离散信源及其信息测度）
|
||||
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|
||||
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|
||||
copyright: true
|
||||
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|
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|
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||||
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|
||||
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|
||||
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|
||||
max_depth: 4
|
||||
tags:
|
||||
- 信息测度
|
||||
- 离散信源
|
||||
- 离散平稳信源
|
||||
- Markov 信源
|
||||
- 信息熵
|
||||
categories:
|
||||
- - Josh 的学习笔记
|
||||
- 信息论
|
||||
abbrlink: 3db469da
|
||||
date: 2021-11-28 00:13:29
|
||||
---
|
||||
|
||||
# 信源的数学模型及分类[^MathematicalModelofInformationSource]
|
||||
|
||||
[^MathematicalModelofInformationSource]: 在通信系统中，收信者在未收到信息以前，对信源发出什么样的消息是不确定的，是随机的，所以可以用随机变量、随机矢量或随机过程来描述信源输出的消息，或者说用一个样本空间及其概率测度来描述信源。不同的信源根据其输出消息的不同的随机性质进行分类。
|
||||
|
||||
## 一维离散信源和一维连续信源(单符号)
|
||||
|
||||
| | 概率空间 | 完备约束 | 含义 |
|
||||
| :--: | :--------------: | :----: | :-------------- |
|
||||
| 一维离散信源 | $$
|
||||
\left[ \begin{array}{c}
|
||||
X\\
|
||||
P\left( x \right)\\
|
||||
\end{array} \right] =\left[ \begin{matrix}
|
||||
x_1,& x_2,& \cdots ,& x_q\\
|
||||
P\left( x_1 \right) ,& P\left( x_2 \right) ,& \cdots ,& P\left( x_q \right)\\
|
||||
\end{matrix} \right]
|
||||
$$ | $$
|
||||
\sum_i{P\left( x_i \right)}=1
|
||||
$$ | 其中 $0\leq P\left( x_i \right) \leq 1\left( i=1,2,\cdots ,q \right)$ 是信源输出符号 $x_i\left( i=1,2,\cdots ,q \right)$ 的先验概率。一维离散信源每次只输出一个消息，消息的可能数目是**有限多个** |
|
||||
| 一维连续信源 | $$
|
||||
\left[ \begin{array}{c}
|
||||
X\\
|
||||
p\left( x \right)\\
|
||||
\end{array} \right] =\left[ \begin{array}{c}
|
||||
\left( a,b \right)\\
|
||||
p\left( x \right)\\
|
||||
\end{array} \right]
|
||||
$$ | $$
|
||||
\int_a^b{p\left( x \right) \mathrm{d}x}=1
|
||||
$$ | 其中 $p\left( x \right)$ 是随机变量 $X$ 的概率密度函数。一维连续信源每次只输出一个消息，但消息的可能数目是**无限多个** |
|
||||
|
||||
## 多符号离散信源
|
||||
|
||||
  采用随机矢量描述多符号离散信源，即
|
||||
|
||||
$$\begin{equation}\label{eq2-1}
|
||||
\vec{X}=\left( X_1X_2\cdots X_N \right)
|
||||
\end{equation}$$
|
||||
|
||||
$N$ 维随机矢量 $\vec{X}$ 也称为**随机序列**。
|
||||
|
||||
<!-- more -->
|
||||
|
||||
## 离散平稳信源和连续平稳信源
|
||||
|
||||
### 离散平稳信源
|
||||
|
||||
  若信源输出的随机序列中每个随机变量都是离散型随机变量，且随机序列的各维概率密度函数与时间起点无关，即随机变量的统计特性不随着时间的推移而有所变化，此时称为离散平稳信源。
|
||||
|
||||
### 连续平稳信源
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||||
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||||
  若信源输出的消息可用 $N$ 维随机矢量来描述，其中每个随机分量都是连续型随机变量，且随机变量的各维概率密度函数与时间起点无关，即随机变量的统计特性不随着时间的推移而有所变化，此时称为连续平稳信源。
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||||
|
||||
> 平稳信源又分为无记忆信源(输出符号彼此统计独立)和有记忆信源。
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# 离散信源的信息熵
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## 信息量
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### 信息量的直观定义
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$$\begin{align}
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&\text{收到某消息获得的信息量} \nonumber \\
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||||
=&\text{不确定性减少的量} \nonumber \\
|
||||
=&(\text{收到消息}\textbf{前}\text{关于某件事发生的不确定性})-(\text{收到此消息}\textbf{后}\text{的不确定性}) \nonumber
|
||||
\end{align}$$
|
||||
|
||||
> 特别地，对于无噪信道
|
||||
> $$\begin{align}
|
||||
&\text{收到某消息获得的信息量} \nonumber \\
|
||||
=&\text{收到消息前关于某事件发生的不确定性} \nonumber \\
|
||||
=&\text{信源输出某消息中所含信息量} \nonumber
|
||||
\end{align}$$
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||||
|
||||
### 自信息量
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||||
  若已知事件 $a_i$ 发生，则该事件所含有的信息量称为自信息量，定义为[^BaseNumberNote] [^SelfInformationNote]
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||||
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||||
$$\begin{equation}\begin{aligned}
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||||
&\bbox{I\left( a_i \right) =\log _2\frac{1}{P\left( a_i \right)}\left( \mathrm{bit} \right) =\log \frac{1}{P\left( a_i \right)}\left( \mathrm{bit} \right) } \\
|
||||
&\phantom{\,I\left( a_i \right) }=\ln \frac{1}{P\left( a_i \right)}\left( \mathrm{nat} \right) =\lg \frac{1}{P\left( a_i \right)}\left( \mathrm{hart} \right) =\log _r\frac{1}{P\left( a_i \right)}\left( r\text{进制单位} \right)
|
||||
\end{aligned}\end{equation}$$
|
||||
|
||||
[^BaseNumberNote]: 一般采用以2 为底的对数，且为了书写简洁，把底数“2”略去不写。
|
||||
[^SelfInformationNote]: $a_i$ 是一个随机变量，而 $I\left( a_i \right)$ 是 $a_i$ 的函数，没有确定的值，**不能作为整个信源的信息测度**。
|
||||
|
||||
> 自信息量的含义：当事件 $a_i$ 发生以前，表示事件 $x_i$ 发生的不确定性；当事件 $a_i$ 发生以后，表示事件 $a_i$ 所含有(或所提供)的信息量。在**无噪信道**中，能正确无误地传输到收信者，所以 $I\left( a_i \right)$ 可代表接收到消息 $x_i$ 后所获得的信息量，这是因为消除了 $I\left( a_i \right)$ 大小的不确定性，才获得这么大小的信息量。
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||||
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||||
### 联合自信息量
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||||
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||||
  设信源模型为
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||||
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||||
$$\begin{equation}
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||||
\left[ \begin{array}{c}
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||||
XY\\
|
||||
P\left( XY \right)\\
|
||||
\end{array} \right] =\left[ \begin{matrix}
|
||||
x_1y_1,& \cdots ,& x_1y_m,& x_2y_1,& \cdots ,& x_2y_m,& \cdots ,& x_ny_1,& \cdots ,& x_ny_m\\
|
||||
P\left( x_1y_1 \right) ,& \cdots ,& P\left( x_1y_m \right) ,& P\left( x_2y_1 \right) ,& \cdots ,& P\left( x_2y_m \right) ,& \cdots ,& P\left( x_ny_1 \right) ,& \cdots ,& P\left( x_ny_m \right)\\
|
||||
\end{matrix} \right]
|
||||
\end{equation}$$
|
||||
|
||||
其中 $0\leq P\left( x_iy_j \right) \leq 1\left( i=1,2,\cdots n;j=1,2,\cdots ,m \right)$ 且 $\displaystyle\sum_i{\sum_j{P\left( x_iy_j \right)}}=1$，则联合自信息量为
|
||||
|
||||
$$\begin{equation}
|
||||
\bbox{I\left( x_iy_j \right) =\log _2\frac{1}{P\left( x_iy_j \right)}}
|
||||
\end{equation}$$
|
||||
|
||||
> 当 $X$ 和 $Y$ 相互独立时，$P\left( x_iy_j \right) =P\left( x_i \right) P\left( y_j \right)$
|
||||
> $$\begin{equation}
|
||||
I\left( x_iy_j \right) =\log _2\frac{1}{P\left( x_iy_j \right)}=\log _2\frac{1}{P\left( x_i \right)}+\log _2\frac{1}{P\left( y_j \right)}=I\left( x_i \right) +I\left( y_j \right)
|
||||
\end{equation}$$
|
||||
> 即**两个随机事件相互独立时，同时发生得到的信息量，等于各自自信息量之和**。
|
||||
|
||||
### 条件自信息量
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||||
|
||||
  设在 $y_i$ 条件下发生 $x_i$ 的条件概率为 $P\left( x_i|y_j \right) $，则其条件自信息量定义为
|
||||
|
||||
$$\begin{equation}
|
||||
\bbox{I\left( x_i|y_j \right) =\log _2\frac{1}{P\left( x_i|y_j \right)}}
|
||||
\end{equation}$$
|
||||
|
||||
表示在特定的条件下($y_i$ 已定)随机事件 $x_i$ 所带来的信息量。
|
||||
|
||||
> 自信息量、条件自信息量和联合自信息量之间的关系：
|
||||
> $$\begin{equation}
|
||||
\bbox{\begin{array}{c}
|
||||
I\left( x_iy_j \right) =\displaystyle\frac{1}{\log _2P\left( y_j \right) P\left( x_i|y_j \right)}=I\left( y_j \right) +I\left( x_i|y_j \right)\\
|
||||
\phantom{I\left( x_iy_j \right) }=\displaystyle\frac{1}{\log _2P\left( x_i \right) P\left( y_j|x_i \right)}=I\left( x_i \right) +I\left( y_j|x_i \right) \\
|
||||
\end{array}}
|
||||
\end{equation}$$
|
||||
|
||||
## 互信息量及其性质
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### 互信息的定义
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  考虑信源 $X$、信宿 $Y$ 均为一维离散信源的情况，则 $y_i$ 对 $x_i$ 的互信息量定义为**后验概率与先验概率比值的对数**，即
|
||||
|
||||
$$\begin{equation}\begin{aligned}
|
||||
I\left( x_i;y_j \right) &=\log _2\frac{P\left( x_i|y_j \right)}{P\left( x_i \right)}=\log _2\frac{1}{P\left( x_i \right)}-\log _2\frac{1}{P\left( x_i|y_j \right)}
|
||||
\\
|
||||
&=I\left( x_i \right) -I\left( x_i|y_j \right)
|
||||
\end{aligned}\end{equation}$$
|
||||
|
||||
其中 $i=1,2,\cdots ,n; j=1,2,\cdots ,m$；信源发出消息 $x_i$ 的概率 $P\left( x_i \right)$ 称为**先验概率**；信宿收到 $y_i$ 后推测信源发出
|
||||
的概率 $P\left( x_i|y_j \right)$ 称为**后验概率**。
|
||||
|
||||
| 观察角度 | 互信息量 | 含义 |
|
||||
| :--: | :--------------: | :------------ |
|
||||
| 接收端 | $$\begin{align}
|
||||
I\left( x_i;y_j \right) &=\log _2\frac{1}{P\left( x_i \right)}-\log _2\frac{1}{P\left( x_i|y_j \right)} \nonumber \\
|
||||
&\bbox{=I\left( x_i \right) -I\left( x_i|y_j \right) } \nonumber
|
||||
\end{align}$$ | 两个不确定度之差是**不确定度被消除的部分**，即等于自信息量减去条件自信息量 |
|
||||
| 发送端 | $$\begin{align}
|
||||
I\left( y_j;x_i \right) &=\log _2\frac{1}{P\left( y_j \right)}-\log _2\frac{1}{P\left( y_j|x_i \right)} \nonumber \\
|
||||
&\bbox{=I\left( y_j \right) -I\left( y_j|x_i \right) } \nonumber
|
||||
\end{align}$$ | 观察者得知输入端发出 $x_i$ 前、后对输出端出现 $y_i$ 的不确定度的差 |
|
||||
| 通信系统 | $$\begin{align}
|
||||
I\left( x_i;y_j \right) &=\log _2\frac{1}{P\left( x_i \right) P\left( y_j \right)}-\log _2\frac{1}{P\left( x_iy_j \right)} \nonumber \\
|
||||
&\bbox{=I\left( x_i \right) +I\left( y_j \right) -I\left( x_iy_j \right) } \nonumber
|
||||
\end{align}$$ | 通信前，输入随机变量 $X$ 和输出随机变量 $Y$ 之间没有任何关联关系，即 $X$，$Y$ 统计独立；通信后，输入随机变量 $X$ 和输出随机变量 $Y$ 之间由信道的统计特性相联系
|
||||
|
||||
> 注：这三种表达式实际上是**等效的**，在实际应用中可根据具体情况选用一种较为方便的表达式。
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||||
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||||
### 互信息的性质
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||||
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#### 对称性
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||||
$$
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||||
\bbox{I\left( x_i;y_j \right) =I\left( y_j;x_i \right) }
|
||||
$$
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||||
|
||||
互信息量反映两个随机事件的可能结果 $x_i$ 和 $y_i$ 之间的**统计约束程度**，从 $y_i$ 得到的关于 $x_i$ 的信息量 $I\left( x_i;y_j \right)$ 与从 $x_i$ 得到的关于 $y_i$ 的信息量 $I\left( y_i;x_j \right)$ 是一样的，只是观察的角度不同而已。
|
||||
|
||||
#### $X$ 和 $Y$ 相互独立时的互信息
|
||||
|
||||
$$\begin{align}
|
||||
I\left( x_i;y_j \right) &=\log _2\frac{1}{P\left( x_i \right) P\left( y_j \right)}-\log _2\frac{1}{P\left( x_iy_j \right)} \nonumber \\
|
||||
&\xlongequal{P\left( x_iy_j \right) =P\left( x_i \right) P\left( y_j \right)}0 \nonumber
|
||||
\end{align}$$
|
||||
|
||||
$x_i$ 和 $y_i$ 之间不存在统计约束关系，从 $y_i$ 得不到关于 $x_i$ 的任何信息，反之亦然。
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||||
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||||
#### 互信息量可为正值或负值
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||||
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||||
- 当后验概率**大于**先验概率时，互信息量为**正**。
|
||||
- 当后验概率**小于**先验概率时，互信息量为**负**[^NegativeInformation]。
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||||
|
||||
[^NegativeInformation]: 收信者未收到 $y_i$ 以前，对消息 $x_i$ 是否出现的猜测难疑程度较小；但由于噪声的存在，接收到消息 $y_i$ 后对 $x_i$ 是否出现的猜测的难疑程度增加了，也就是收信者接收到消息 $y_i$ 后对 $x_i$ 出现的不确定性反而增加，所以获得的信息量为负值。
|
||||
|
||||
#### 条件互信息量
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||||
  给定 $z_k$ 的条件下，$x_i$ 与 $y_i$ 之间的互信息量称为条件互信息量，记作
|
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||||
$$
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||||
\bbox{I\left( x_i;y_j|z_k \right) =\log _2\frac{P\left( x_i|y_jz_k \right)}{P\left( x_i|z_k \right)}} =\log _2\frac{1}{P\left( x_i|z_k \right)}-\log _2\frac{1}{P\left( x_i|y_jz_k \right)}
|
||||
$$
|
||||
|
||||
消息 $x_i$ 与消息 $y_jz_k$ 之间的互信息量记作
|
||||
|
||||
$$
|
||||
I\left( x_i;y_jz_k \right) =\log _2\frac{P\left( x_i|y_jz_k \right)}{P\left( x_i \right)}=\log _2\frac{1}{P\left( x_i \right)}-\log _2\frac{1}{P\left( x_i|y_jz_k \right)}
|
||||
$$
|
||||
|
||||
则 $x_i$ 与 $y_jz_k$ 之间的互信息量可进一步表示为
|
||||
|
||||
$$
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||||
I\left( x_i;y_jz_k \right) =I\left( x_i;z_k \right) +I\left( x_i;y_j|z_k \right)
|
||||
$$
|
||||
|
||||
即一个联合事件 $y_jz_k$ 发生后所提供的有关 $x_i$ 的信息量 ，等于 $z_k$ 发生后提供的有关 $x_i$ 的信息量 $I\left( x_i;z_k \right)$ 与给定 $z_k$ 条件下再出现 $y_i$ 后所提供的有关 $x_i$ 的信息量 $I\left( x_i;y_j|z_k \right)$ 之和。
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||||
## 信息熵
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||||
### 信息熵的定义
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  已知单符号离散无记忆信源的数学模型为
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$$
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||||
\left[ \begin{matrix}
|
||||
X\\ P\left( x \right)\\
|
||||
\end{matrix} \right] =\left[ \begin{matrix}
|
||||
a_i\\ P\left( a_i \right)\\
|
||||
\end{matrix} \right]
|
||||
$$
|
||||
|
||||
则定义信源的信息熵(也称为无条件熵、Shannon 熵、熵函数、熵)，即各离散消息**自信息量的数学期望**，为信源的**平均自信息量**[^AverageSelfInformation]，表示为
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||||
|
||||
$$\begin{equation}
|
||||
\bbox{H\left( X \right) =E\left[ \log _2\frac{1}{P\left( a_i \right)} \right] =-\sum_i{P\left( a_i \right) \log _2P\left( a_i \right)}\,\, \left( \mathrm{bit}/\text{符号} \right) }
|
||||
\end{equation}$$
|
||||
|
||||
[^AverageSelfInformation]: 信源熵和平均自信息量两者在数值上是相等的，但含义并不相同。**信源熵表征信源的<u>平均不确定度</u>**，平均自信息量是消除信源不确定度所需要的信息的量度。信源一定，不管它是否输出离散消息，只要这些离散消息具有一定的概率特性，必有信源的熵值，这熵值在总体平均的意义上才有意义，因而是一个确定值。
|
||||
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||||
### 信源熵三种物理含义
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1. 信源熵 $H\left(X\right)$ 是表示信源输出**后**，每个消息/符号所提供的平均信息量；
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||||
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||||
2. 信源熵 $H\left(X\right)$ 是表示信源输出**前**，信源的平均不确定性；
|
||||
|
||||
3. 用信源熵 $H\left(X\right)$ 来表征变量 $X$ 的随机性。
|
||||
@@ -0,0 +1,32 @@
|
||||
---
|
||||
title: Josh 的学习笔记之凸优化 (Part 1 —— 凸集)
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||||
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|
||||
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||||
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|
||||
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||||
max_depth: 4
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||||
categories:
|
||||
- - Josh 的学习笔记
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||||
- 凸优化
|
||||
tags:
|
||||
- 凸优化
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||||
abbrlink: 43146ee9
|
||||
date: 2022-03-29 11:07:04
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||||
---
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# 仿射集合和凸集
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||||
  设 $x_1 \ne x_2$ 是 $\mathbf{R}^n$ 空间中的两个点，则具有下列形式的点
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$$
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y = \theta x_1 + (1-\theta)x_2,\theta \in \mathbf{R}
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$$
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||||
组成一条穿过 $x_1$ 和 $x_2$ 的**直线**(*line*). 参数 $\theta = 0$ 对应 $y=x_2$，$\theta = 1$ 表明 $y = x_2$. 参数 $\theta$ 的值在
|
||||
|
||||
<!-- more -->
|
||||
@@ -0,0 +1,213 @@
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||||
title: MATLAB 函数 —— rcosdesign
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||||
tags:
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||||
- MATLAB
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- 翻译
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||||
- 成型滤波器
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||||
- 滤波器
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||||
categories:
|
||||
- - MATLAB
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||||
- - 翻译
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||||
- 帮助文档
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||||
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copyright: true
|
||||
abbrlink: 5c45edfe
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||||
date: 2020-11-25 22:32:42
|
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---
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||||
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||||
`rcosdesign`：升余弦 FIR 脉冲成型滤波器设计
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# 语法
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`b = rcosdesign(beta,span,sps)`
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`b = rcosdesign(beta,span,sps,shape)`
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<!-- more -->
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||||
# 说明
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||||
`b = rcosdesign(beta,span,sps)` 返回系数 `b`，该系数对应于具有由 `beta` 指定的衰减因子的平方根升余弦 FIR 滤波器。滤波器有 `span` 个符号，每个符号包含 `sps` 个样本。 滤波器的阶次，也即 `sps * span` 必须是偶数。滤波器的能量为 1。[举例](#Examples-01)
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||||
|
||||
`b = rcosdesign(beta,span,sps,shape)` 根据 `shape` 返回不同的滤波器。当 `shape` 为 `sqrt` 时，将返回根升余弦滤波器；当 `shape` 为 `normal` 时，将返回升余弦 FIR 滤波器。[举例](#Examples-02)
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# 示例
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## 设计根升余弦滤波器<span id="Examples-01"></span>
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||||
将滚降系数设为 `0.25`，波器的符号数设为 `6`，每个符号 `4` 个采样点。验证 `sqrt` 是 `shape` 参数的默认值。
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```m
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||||
h = rcosdesign(0.25,6,4);
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||||
mx = max(abs(h-rcosdesign(0.25,6,4,'sqrt')))
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||||
```
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||||
|
||||
> <font face="Consolas">mx = 0</font><br>
|
||||
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||||
```m
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||||
fvtool(h,'Analysis','impulse')
|
||||
```
|
||||
|
||||
<div align="center">
|
||||
<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2020-11-25-matlab-rcosdesign/2020-11-25-matlab-rcosdesign-010-DesignASquareRootRaisedCosineFilterExample-01.png?imageMogr2/thumbnail/!100p|watermark/2/text/QEpvc2ggR2Fv/fontsize/15/dissolve/60/gravity/southeast/dx/5/dy/5"/>
|
||||
</div>
|
||||
|
||||
## 升余弦和根升余弦滤波器的脉冲响应<span id="Examples-02"></span>
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||||
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||||
将升余弦滤波器与根升余弦滤波器进行比较。一个理想的（无限长）升余弦脉冲成型滤波器等效于两个级联的理想的根升余弦滤波器。因此，FIR 升余弦滤波器的脉冲响应应类似于与其自身卷积的根升余弦滤波器的脉冲响应。
|
||||
|
||||
设计一个衰减为 `0.25` 的升余弦滤波器。指定滤波器有 `4` 个符号，每个符号 `3` 个采样点。
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||||
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```m
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||||
rf = 0.25;
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||||
span = 4;
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||||
sps = 3;
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||||
h1 = rcosdesign(rf,span,sps,'normal');
|
||||
fvtool(h1,'impulse')
|
||||
```
|
||||
|
||||
<div align="center">
|
||||
<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2020-11-25-matlab-rcosdesign/2020-11-25-matlab-rcosdesign-020-ImpulseResponsesOfNormalAndSquareRootRaisedCosineFiltersExample-01.png?imageMogr2/thumbnail/!100p|watermark/2/text/QEpvc2ggR2Fv/fontsize/15/dissolve/60/gravity/southeast/dx/5/dy/5"/>
|
||||
</div>
|
||||
|
||||
**升余弦滤波器在 `sps` 的整数倍处具有零值点**。因此，它满足无码间串扰（ISI）的 Nyquist 准则。但是，根升余弦滤波器没有这样的特性：
|
||||
|
||||
```m
|
||||
h2 = rcosdesign(rf,span,sps,'sqrt');
|
||||
fvtool(h2,'impulse')
|
||||
```
|
||||
|
||||
<div align="center">
|
||||
<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2020-11-25-matlab-rcosdesign/2020-11-25-matlab-rcosdesign-030-ImpulseResponsesOfNormalAndSquareRootRaisedCosineFiltersExample-02.png?imageMogr2/thumbnail/!100p|watermark/2/text/QEpvc2ggR2Fv/fontsize/15/dissolve/60/gravity/southeast/dx/5/dy/5"/>
|
||||
</div>
|
||||
|
||||
将根升余弦滤波器与自身进行卷积。在最大值处截断脉冲响应，使其长度与 `h1` 相同。使用最大值将响应归一化。然后，将卷积后的根升余弦滤波器与升余弦滤波器进行比较。
|
||||
|
||||
```m
|
||||
h3 = conv(h2,h2);
|
||||
p2 = ceil(length(h3)/2);
|
||||
m2 = ceil(p2-length(h1)/2);
|
||||
M2 = floor(p2+length(h1)/2);
|
||||
ct = h3(m2:M2);
|
||||
|
||||
stem([h1/max(abs(h1));ct/max(abs(ct))]','filled')
|
||||
xlabel('Samples')
|
||||
ylabel('Normalized amplitude')
|
||||
legend('h1','h2 * h2')
|
||||
```
|
||||
|
||||
<div align="center">
|
||||
<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2020-11-25-matlab-rcosdesign/2020-11-25-matlab-rcosdesign-040-ImpulseResponsesOfNormalAndSquareRootRaisedCosineFiltersExample-03.png?imageMogr2/thumbnail/!100p|watermark/2/text/QEpvc2ggR2Fv/fontsize/15/dissolve/60/gravity/southeast/dx/5/dy/5"/>
|
||||
</div>
|
||||
|
||||
卷积响应的长度是有限的，因此根升余弦滤波器与自身进行卷积得到的结果会与升余弦滤波器不一致。增加 `span` 可以在响应之间获得更紧密的一致性，并更好地符合 Nyquist 准则。
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||||
## 将信号通过升余弦滤波器<span id="Examples-03"></span>
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本例说明如何将信号通过根升余弦滤波器。
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指定滤波器参数。
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```m
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rolloff = 0.25; % 滚降因子
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span = 6; % 滤波器宽度（符号数）
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||||
sps = 4; % 每个符号的样本数
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```
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||||
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||||
生成根升余弦滤波器的系数。
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||||
```m
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||||
b = rcosdesign(rolloff, span, sps);
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||||
```
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||||
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||||
生成双极性数据向量。
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||||
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||||
```m
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||||
d = 2*randi([0 1], 100, 1) - 1;
|
||||
```
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||||
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||||
上采样并对数据进行滤波以实现脉冲成型。
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||||
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||||
```m
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||||
x = upfirdn(d, b, sps);
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||||
```
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||||
添加噪声。
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```m
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||||
r = x + randn(size(x))*0.01;
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||||
```
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||||
对接收到的信号进行滤波和下采样以进行匹配滤波。
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```m
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||||
y = upfirdn(r, b, 1, sps);
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||||
```
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||||
有关如何使用根升余弦滤波器对信号进行插值和抽取的信息，请参见使[用 RRC 滤波器进行插值和抽取](https://ww2.mathworks.cn/help/comm/ug/interpolate-and-decimate-using-rrc-filter.html)（Communications Toolbox）。
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# 输入参数
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## `beta` - 滚降系数
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||||
滚降系数，指定为不大于 `1` 的**实非负标量**。滚降系数决定滤波器的多余带宽。滚降系数为 `0` 时为矩形滤波器（brick-wall filter），滚降因子为 `1` 时为纯升余弦滤波器。
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||||
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||||
**数据类型**：`double` | `single`
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||||
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||||
## `span` - 符号数
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||||
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||||
符号数，指定为**正整数标量**。
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||||
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||||
**数据类型**：`double` | `single`
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||||
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||||
## `sps` - 每个符号的样本数
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||||
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||||
每个符号的样本数（上采样因子），指定为**正整数标量**。
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||||
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||||
**数据类型**：`double` | `single`
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||||
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||||
## `shape` - 升余弦滤波器的形状
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||||
升余弦滤波器的形状，指定为 `normal` 或 `sqrt`。
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||||
# 输出参数
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||||
## `b` - FIR 滤波器系数
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||||
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||||
升余弦滤波器的系数，以**列向量**的形式返回。
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||||
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||||
**数据类型**：`double` | `single`
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||||
# 提示
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||||
- 如果您拥有 Communications Toolbox™ 软件的许可证，则可以执行具有流传输行为的多速率升余弦滤波。为此，请使用 System object™ 滤波器——`comm.RaisedCosineTransmitFilter` 和 `comm.RaisedCosineReceiveFilter`。
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||||
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||||
# 参考
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||||
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||||
[1] Tranter, William H., K. Sam Shanmugan, Theodore S. Rappaport, and Kurt L. Kosbar. *Principles of Communication Systems Simulation with Wireless Applications.* Upper Saddle River, NJ: Prentice Hall, 2004.
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|
||||
# 扩展功能
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||||
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||||
## C/C++ 代码生成
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||||
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||||
> 使用 MATLAB® Coder™ 生成 C 代码和 C++ 代码。
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||||
>
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>> 用法说明和限制：
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||||
>>
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||||
>> 所有输入必须为常数。 如果表达式或变量的值不变，则也允许使用。
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||||
# 另请参阅
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||||
[`gaussdesign`](https://ww2.mathworks.cn/help/signal/ref/gaussdesign.html)
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||||
## 主题
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||||
[用 RRC 滤波器进行插值和抽取](https://ww2.mathworks.cn/help/comm/ug/interpolate-and-decimate-using-rrc-filter.html)（Communications Toolbox）
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||||
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||||
----
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||||
|
||||
在 R2013b 中推出
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||||
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||||
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||||
原文参考：[https://ww2.mathworks.cn/help/signal/ref/rcosdesign.html](https://ww2.mathworks.cn/help/signal/ref/rcosdesign.html)
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||||
@@ -0,0 +1,92 @@
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||||
---
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||||
title: MATLAB 函数 —— gaussdesign
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||||
tags:
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||||
- MATLAB
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||||
- 翻译
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||||
- 成型滤波器
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||||
- 滤波器
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||||
categories:
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||||
- - MATLAB
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||||
- - 翻译
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||||
- 帮助文档
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||||
mathjax: true
|
||||
copyright: true
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||||
abbrlink: a2967b00
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||||
date: 2020-11-26 15:56:26
|
||||
---
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||||
|
||||
`gaussdesign`：高斯 FIR 脉冲成型滤波器设计
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# 语法
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`h = gaussdesign(bt,span,sps)`
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||||
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||||
<!-- more -->
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||||
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||||
# 说明
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||||
`h = gaussdesign(bt,span,sps)` 设计一个低通 FIR 高斯脉冲成型滤波器，并返回滤波器系数向量 `h`。滤波器有 `span` 个符号，每个符号包含 `sps` 个样本。滤波器的阶次，也即 `sps * span` 必须是偶数。[举例](#Examples-01)
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||||
|
||||
# 示例
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||||
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||||
## GSM GMSK 数字蜂窝通信系统的高斯滤波器<span id="Examples-01"></span>
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||||
指定用于传输比特位的调制是高斯最小频移键控（GMSK）脉冲。此脉冲的 3-dB 带宽等于比特率的 `0.3` 倍，滤波器的符号数为 `4`，每个符号 `8` 个采样点。
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||||
|
||||
```m
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||||
bt = 0.3;
|
||||
span = 4;
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||||
sps = 8;
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||||
h = gaussdesign(bt,span,sps);
|
||||
fvtool(h,'impulse')
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||||
```
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||||
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||||
<div align="center">
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||||
<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2020-11-26-matlab-gaussdesign/2020-11-26-matlab-gaussdesign-010-GaussianFilterForAGSMGMSKDigitalCellularCommunicationSysExample-01.png?imageMogr2/thumbnail/!100p|watermark/2/text/QEpvc2ggR2Fv/fontsize/15/dissolve/60/gravity/southeast/dx/5/dy/5"/>
|
||||
</div>
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||||
|
||||
# 输入参数
|
||||
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||||
## `bt` - 3-dB带宽符号时间积
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||||
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||||
3-dB 单边带带宽（以 Hz 为单位）和符号时间（以秒为单位）的乘积，指定为**正实标量**。较小的 `bt` 值会产生较大的脉冲宽度。
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||||
|
||||
**数据类型**：`double` | `single`
|
||||
|
||||
## `span` - 符号数
|
||||
|
||||
符号数，指定为**正整数标量**（默认为 3）。
|
||||
|
||||
**数据类型**：`double` | `single`
|
||||
|
||||
## `sps` - 每个符号的样本数
|
||||
|
||||
每个符号周期的样本数（上采样因子），指定为**正整数标量**（默认为 2）。
|
||||
|
||||
**数据类型**：`double` | `single`
|
||||
|
||||
# 输出参数
|
||||
|
||||
## `h` - FIR 滤波器系数
|
||||
|
||||
高斯脉冲成型滤波器的 FIR 系数，以**行向量**的形式返回。系数已被归一化，因此标称通带增益始终为 1。
|
||||
|
||||
**数据类型**：`double` | `single`
|
||||
|
||||
# 参考
|
||||
|
||||
[1] Krishnapura, N., S. Pavan, C. Mathiazhagan, and B. Ramamurthi. “A baseband pulse shaping filter for Gaussian minimum shift keying.” *Proceedings of the 1998 IEEE International Symposium on Circuits and Systems*. Vol. 1, 1998, pp. 249–252.
|
||||
|
||||
[2] Rappaport, Theodore S. *Wireless Communications: Principles and Practice.* 2nd Ed. Upper Saddle River, NJ: Prentice Hall, 2002.
|
||||
|
||||
# 另请参阅
|
||||
|
||||
[`rcosdesign`](https://ww2.mathworks.cn/help/signal/ref/rcosdesign.html)
|
||||
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||||
---
|
||||
|
||||
在 R2013b 中推出
|
||||
|
||||
---
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||||
|
||||
原文参考：[https://ww2.mathworks.cn/help/signal/ref/gaussdesign.html](https://ww2.mathworks.cn/help/signal/ref/gaussdesign.html)
|
||||
@@ -0,0 +1,126 @@
|
||||
---
|
||||
title: MATLAB 函数 —— upsample（Signal Processing Toolbox）
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||||
tags:
|
||||
- MATLAB
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||||
- 翻译
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||||
- 上采样
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||||
categories:
|
||||
- - MATLAB
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||||
- - 翻译
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||||
- 帮助文档
|
||||
mathjax: true
|
||||
copyright: true
|
||||
abbrlink: 3a606c9c
|
||||
date: 2020-11-26 22:23:39
|
||||
---
|
||||
`upsample`：将采样率提高整数倍
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||||
|
||||
# 语法
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||||
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||||
`y = upsample(x,n)`
|
||||
`y = upsample(x,n,phase)`
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||||
|
||||
<!-- more -->
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||||
|
||||
# 说明
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||||
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||||
`y = upsample(x,n)` 通过在样本之间插入 `n - 1`个零来增加 `x` 的采样率。如果 `x` 是矩阵，则该函数将每一列视为单独的序列。[举例](#Examples-01)
|
||||
|
||||
`y = upsample(x,n,phase)` 指定未采样序列所偏移的样本数。
|
||||
|
||||
# 示例
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||||
## 提高采样率<span id="Examples-01"></span>
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||||
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||||
将序列的采样率提高 `3` 倍。
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||||
|
||||
```m
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||||
x = [1 2 3 4];
|
||||
y = upsample(x,3)
|
||||
```
|
||||
|
||||
```no
|
||||
y = 1×12
|
||||
|
||||
1 0 0 2 0 0 3 0 0 4 0 0
|
||||
```
|
||||
|
||||
将序列的采样率增加 `3` 倍，并将相位偏移增加 `2`。
|
||||
|
||||
```m
|
||||
x = [1 2 3 4];
|
||||
y = upsample(x,3,2)
|
||||
```
|
||||
|
||||
```no
|
||||
y = 1×12
|
||||
|
||||
0 0 1 0 0 2 0 0 3 0 0 4 0
|
||||
```
|
||||
|
||||
将矩阵的采样率提高3倍。
|
||||
|
||||
```m
|
||||
x = [1 2;
|
||||
3 4;
|
||||
5 6];
|
||||
y = upsample(x,3)
|
||||
```
|
||||
|
||||
```no
|
||||
y = 9×2
|
||||
|
||||
1 2
|
||||
0 0
|
||||
0 0
|
||||
3 4
|
||||
0 0
|
||||
0 0
|
||||
5 6
|
||||
0 0
|
||||
0 0
|
||||
```
|
||||
|
||||
# 输入参数
|
||||
|
||||
## `x` - 输入数组
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||||
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||||
输入数组，指定为**向量**或**矩阵**。如果 `x` 是矩阵，该函数会将不同列向量视为独立的通道。
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||||
|
||||
**举例**：`cos(pi/4*(0:159)) + randn(1,160)` 指定加有高斯白噪声的正弦曲线。
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||||
|
||||
**举例**：`cos(pi./[4;2]*(0:159))' + randn(160,2)` 指定一个两通道的正弦波。
|
||||
|
||||
## `n` - 上采样因子
|
||||
|
||||
上采样因子，指定为**正整数**。
|
||||
|
||||
**数据类型**：`single` | `double`
|
||||
|
||||
## `phase` - 偏移量
|
||||
|
||||
偏移量，指定为从 `0` 到 `n - 1` 的**正整数**。默认为 `0`。
|
||||
|
||||
**数据类型**：`single` | `double`
|
||||
|
||||
# 输出参数
|
||||
|
||||
## `y` - 上采样数组
|
||||
|
||||
上采样数组，以**向量**或**矩阵**的形式返回。`y` 有 `x × n` 个样本。
|
||||
|
||||
# 扩展功能
|
||||
|
||||
## C/C++ 代码生成
|
||||
|
||||
> 使用 MATLAB® Coder™ 生成 C 代码和 C++ 代码。
|
||||
|
||||
# 另请参阅
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||||
|
||||
[`decimate`](https://ww2.mathworks.cn/help/signal/ref/decimate.html) | [`downsample`](https://ww2.mathworks.cn/help/signal/ref/downsample.html) | [`interp`](https://ww2.mathworks.cn/help/signal/ref/interp.html) | [`interp1`](https://ww2.mathworks.cn/help/matlab/ref/interp1.html) | [`resample`](https://ww2.mathworks.cn/help/signal/ref/resample.html) | [`spline`](https://ww2.mathworks.cn/help/matlab/ref/spline.html) | [`upfirdn`](https://ww2.mathworks.cn/help/signal/ref/upfirdn.html)
|
||||
|
||||
--------------------------------------------------------------------------------
|
||||
在 R2006a 之前推出
|
||||
|
||||
--------------------------------------------------------------------------------
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||||
原文参考：[https://ww2.mathworks.cn/help/signal/ref/upsample.html](https://ww2.mathworks.cn/help/signal/ref/upsample.html)
|
||||
@@ -0,0 +1,120 @@
|
||||
---
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||||
title: Hexo NexT 主题不蒜子相关问题汇总
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||||
tags:
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||||
- 博客
|
||||
- Hexo
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||||
- Next
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||||
categories:
|
||||
- [Blog, Hexo, Next]
|
||||
abbrlink: e96c9b26
|
||||
date: 2020-11-27 11:15:21
|
||||
---
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||||
|
||||
# 什么是不蒜子
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||||
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||||
[不蒜子](https://busuanzi.ibruce.info/)是 [Bruce](http://ibruce.info/) 开发的一款轻量级的网页计数器，可以将网站访问计数直接显示在网页上。
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||||
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||||
# 启用不蒜子
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||||
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||||
NexT 预置了不蒜子提供的网页计数功能。只需要在配置文件中启用即可。
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||||
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||||
``` yaml next/_config.yml
|
||||
# Show Views / Visitors of the website / page with busuanzi.
|
||||
# Get more information on http://ibruce.info/2015/04/04/busuanzi
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||||
busuanzi_count:
|
||||
enable: true # 启用不蒜子
|
||||
total_visitors: true # 网站总访客数
|
||||
total_visitors_icon: fa fa-user
|
||||
total_views: true # 网站总浏览数
|
||||
total_views_icon: fa fa-eye
|
||||
post_views: true # 文章浏览数
|
||||
post_views_icon: fa fa-eye
|
||||
```
|
||||
|
||||
# 不蒜子和 Live2D 冲突的问题
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||||
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||||
<!-- more -->
|
||||
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||||
> Hexo 版本：5.2.0
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> NexT 版本：8.0.2
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||||
> 不蒜子版本: 2.3
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||||
|
||||
## 问题描述
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||||
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||||
添加 Live2D 前的不蒜子显示情况如下。
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||||
|
||||
<div align="center">
|
||||
<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2020-11-27-hexo-next-busuanzi-issues/2020-11-27-hexo-next-busuanzi-issues-010-Live2D-01.png?imageMogr2/thumbnail/!100p|watermark/2/text/QEpvc2ggR2Fv/fontsize/15/dissolve/60/gravity/southeast/dx/5/dy/5"/>
|
||||
</div>
|
||||
|
||||
<div align="center">
|
||||
<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2020-11-27-hexo-next-busuanzi-issues/2020-11-27-hexo-next-busuanzi-issues-020-Live2D-02.png?imageMogr2/thumbnail/!100p|watermark/2/text/QEpvc2ggR2Fv/fontsize/15/dissolve/60/gravity/southeast/dx/5/dy/5"/>
|
||||
</div>
|
||||
|
||||
添加 Live2D 后，不蒜子在页面中不显示。
|
||||
|
||||
<div align="center">
|
||||
<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2020-11-27-hexo-next-busuanzi-issues/2020-11-27-hexo-next-busuanzi-issues-030-Live2D-03.png?imageMogr2/thumbnail/!100p|watermark/2/text/QEpvc2ggR2Fv/fontsize/15/dissolve/60/gravity/southeast/dx/5/dy/5"/>
|
||||
</div>
|
||||
|
||||
<div align="center">
|
||||
<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2020-11-27-hexo-next-busuanzi-issues/2020-11-27-hexo-next-busuanzi-issues-040-Live2D-04.png?imageMogr2/thumbnail/!100p|watermark/2/text/QEpvc2ggR2Fv/fontsize/15/dissolve/60/gravity/southeast/dx/5/dy/5"/>
|
||||
</div>
|
||||
|
||||
## 问题原因
|
||||
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||||
经查，添加 Live2D 后网页的不蒜子部分源码的 `style` 从 `"display: inline;"` 替换为了 `"display: none;"`。
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||||
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||||
``` html 不蒜子不正常显示的网页源码
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||||
<span class="post-meta-item" title="阅读次数" id="busuanzi_container_page_pv" style="display: none;">
|
||||
<span class="post-meta-item-icon">
|
||||
<i class="fa fa-eye"></i>
|
||||
</span>
|
||||
<span class="post-meta-item-text"> 阅读次数：</span>
|
||||
<span id="busuanzi_value_page_pv">19</span>
|
||||
</span>
|
||||
```
|
||||
|
||||
``` html 不蒜子正常显示的网页源码
|
||||
<span class="post-meta-item" title="阅读次数" id="busuanzi_container_page_pv" style="display: inline;">
|
||||
<span class="post-meta-item-icon">
|
||||
<i class="fa fa-eye"></i>
|
||||
</span>
|
||||
<span class="post-meta-item-text"> 阅读次数：</span>
|
||||
<span id="busuanzi_value_page_pv">18</span>
|
||||
</span>
|
||||
```
|
||||
|
||||
## 解决方法
|
||||
|
||||
在网页生成引擎中修改代码，去掉不蒜子部分的 `id` 和 `style` 属性，重新生成网页即可解决该问题。若将 `class` 属性一并删除，会导不蒜子部分和前面的其他显示部分缺少分隔符，如下图。
|
||||
|
||||
<div align="center">
|
||||
<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2020-11-27-hexo-next-busuanzi-issues/2020-11-27-hexo-next-busuanzi-issues-050-Delimeter-01.png?imageMogr2/thumbnail/!100p|watermark/2/text/QEpvc2ggR2Fv/fontsize/15/dissolve/60/gravity/southeast/dx/5/dy/5"/>
|
||||
</div>
|
||||
|
||||
具体需要修改两个文件，`next/layout/_third-party/statistics/busuanzi-counter.swig` 中修改的是网页页脚部分的不蒜子显示，`next/layout/_macro/post.swig` 中修改的博客文章阅览数的不蒜子显示。
|
||||
|
||||
``` html next/layout/_third-party/statistics/busuanzi-counter.swig
|
||||
{%- if theme.busuanzi_count.total_visitors %}
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```
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```
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@@ -0,0 +1,151 @@
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title: Josh 的学习笔记之 Verilog（Part 1 —— 初识 HDL 设计方法）
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date: 2020-11-27 22:58:07
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tags:
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- Verilog
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- HDL
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- 硬件描述语言
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- 行为级
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- RTL
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- 寄存器传输级
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categories:
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- [Verilog, Verilog 简介]
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- [Josh 的学习笔记, Verilog]
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本文阐述了 HDL 语言/设计方法的基本概念。主要介绍了数字系统建模方法的演变，引入了 HDL 语言的基本概念，对 Verilog HDL 和 VHDL、Verilog HDL 和 C 的联系与区别进行了说明，在最后引入了 HDL 的设计和验证流程，并对各个流程进行了简单介绍。
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# 1. 设计方法的变迁<a name="01"></a>
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随着微电子设计技术与工艺的发展，数字集成电路从电子管、晶体管、中小规模集成电路、超大规模集成电路（Very Large Scale Integrated Circuit, VLSIC）逐步发展到今天的专用集成电路（Application Specific Integrated Circuit, ASIC），愈发数字化的产品如计算机、手机、数字电视等都运用了复杂的专用数字集成电路。数字逻辑器件从简单的逻辑门到复杂的 SoC，种类繁多，提供了对复杂系统的灵活支撑。
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<!-- more -->
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随着数字电路系统的不断发展，系统的逻辑复杂度与规模日益增加，数字系统的设计方法也随之不断演进。早期简单的门逻辑设计阶段，EDA 工具应用范围十分有限，工程师们习惯于使用**{% label @卡诺图 %}**简化设计，然后通过面包板等实验系统验证设计；系统相对复杂后，工程师们借助 EDA 工具通过原理图描述数字系统。
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{% note default %}
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原理图由元件库中的元件构成，使用 EDA（Electronic Design Automation，电子设计自动化）工具可以对原理图进行仿真并分析其性能。
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{% endnote %}
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当数字系统发展到 ASIC 与 PLD（Programmable Logic Device，可编程逻辑器件） 设计阶段后，原理图不利于移植、维护费时费力等缺点逐步显现，这时需要抽象度更高、更灵活的设计方式 —— HDL（Hardware Description Language，硬件描述语言）。
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使用 HDL 语言，可以从算法、系统级（System Level）、功能模块级（Functional Model Level）、行为级（Behavioral Level）、寄存器传输级（RTL, Register Transfer Level）、门级（Gate Level）到开关级（Switch Level）等不同层次描述数字电路系统，然后通过 EDA 工具综合、仿真并实现该系统。可以说 HDL 语言的出现是数字系统设计方法的一个重大飞跃。
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数字电路系统设计方法的另一个重大飞跃是随着 EDA 工具的不断推陈出新发生的。早期 ASIC 和 PLD 设计时，人们需要直接描述 CMOS 的开关电路或门级电路，其设计量庞大，仿真速度也非常慢，像当今系统门数量为千万门级的 FPGA 用开关级或门级方法描述在当时是不可想象的。这时人们就希望能够使用 HDL 直接从更高的层次描述电路，然后使用 EDA 工具自动将高层次的 HDL 电路描述解析到门级，这些将大大节约设计与仿真时间，这个**{% label @从高层次的电路描述通过 EDA 工具解析到门级等低层次的电路描述的过程就叫“综合”（Synthesize），或者逻辑综合 %}**。
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{% note default %}
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综合工具能将高层次的 HDL 语言、原理图等设计描述翻译成由与、或、非门等基本逻辑单元组成的门级连接（**网表**）并根据设计目标与要求（约束条件）优化所生成的逻辑连接，输出门级网表文件。
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{% endnote %}
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目前最成熟的综合工具是 RTL 级综合工具，它能将 RTL 级描述翻译并优化为门级网表。综合工具的产生支撑了直接从 RTL 级描述硬件电路，这种从门级描述抽象到 RTL 级描述数字电路是设计方法的又一次伟大飞跃。
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从上面描述可以看到 HDL 语言是分层次的，关于上述 HDL 语言设计层次的含义在 [3. HDL 的设计与验证流程](#03)小节和 [《Part 3——描述方式和设计层次》的 5. 设计层次](https://josh-gao.blog.csdn.net/article/details/105262549#5__1023)小节有详细论述。)
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# 2. Verilog 语言的特点<a name="02"></a>
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## 2.1. Verilog 的由来
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Verilog 是 Verilog HDL 的简称。
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{% note info %}
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Verilog 语言最初于1983年由 Gateway Design Automation 公司开发，于1995年接受为 IEEE 标准。
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{% endnote %}
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Verilog 语言不仅定义了语法，而且对每个语法结构都清晰定义了仿真语义，从而便于仿真调试。而且 Verilog 从 C 语言继承了很多操作符和语法结构，对初学者而言易学易用。另外 Verilog 语言具有很强的扩展能力，最新的 Verilog 2001 标准[^1]大大扩展了 Verilog 的应用灵活性。
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另外一个流行的 HDL 语言是 VHDL，其发展初期受到美国国防部支持，并于 1987 年成为 IEEE 标准。VHDL 语言的特点是描述严谨。
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## 2.2. Verilog 和 VHDL
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Verilog 和 VHDL 作为最为流行的 HDL 语言，从设计能力上而言都能胜任数字电路系统的设计任务。
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VHDL 最初用作文档来描述数字硬件的行为，因此其**描述性和抽象层次更高**。也就是说，VHDL 更适合描述更高层次（如行为级、系统级等）的硬件电路。
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Verilog 最初是为了更简洁有效地描述数字硬件电路和仿真而设计的，它的许多关键字与语法集成了 C 语言的体系，因此易学易懂，接受度很广。
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前面已经提到最流行的 HDL 语言是 Verilog 和 VHDL。在其基础上发展出了许多抽象程度更高的硬件描述语言，如 SystemVerilog、Superlog、SystemC、CoWare C，这些高级 HDL 语言的语法结枃更加丰富，更适合做系统级、功能级等高层次的设计描述和仿真。
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## 2.3. Verilog 和 C
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Verilog 语言是根据 C 语言发明而来的，因此 Verilog 具备了 C 语言的简洁易用的特点。Verilog 从 C 语言中借鉴了许多语法，例如预编译指令和一些高级编程语言结构。
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1. C 语言与 Verilog 的最大区别
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C 语言与 Verilog 的最大区别在于 C 缺乏硬件描述的 3 个基本概念：
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- **{% label primary @互连（connectivity） %}**：硬件系统中，互连是非常重要的组成部分，而在 C 语言中并没有直接可以用来表示模块间互连的变量；而 Verilog 的 `wire` 型变量配合一些驱动结构能有效地描述网线的互连。
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- **{% label primary @并发（concurrency） %}**：C 语言天生是**串行**的，不能描述硬件之间并发的特性，C 语言编译后，其机器指令在 CPU 的高速缓冲队列中基本是顺序执行；而 Verilog 可以有效地描述并行的硬件系统，硬件系统比软件系统速度快、实时性高的一个重要原因就是硬件系统中**各个单元的运算是独立的，信号流是并行的**。
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- **{% label primary @时间（time） %}**：C 程序运行的时候，没有一个严格的时间概念，程序运行的时间长短取决于处理器本身的性能；而 Verilog 语言本身定义了绝对和相对的时间度量，在仿真时可以通过时间度量与周期关系描述信号直接的时间关系。
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2. HDL 语言的本质
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硬件描述语言（HDL）同软件语言（如 C、C++ 等）是有本质区别的。Verilog 作为硬件描述语言，**它的本质作用在于描述硬件**。Verilog 虽然采用了 C 语言形式，但是它的最终描述结果是芯片内部的实际电路。所以评判一段 HDL 代码优劣的最终标准是其描述并实现的硬件电路的性能（包括面积和速度两个方面）。评价一个设计的代码水平较高，仅仅是说这个设计由硬件向 HDL 代码这种表现形式转换得更流畅、合理。而一个设计的最终性能更大程度上取决于设计工程师所构想的硬件实现方案的效率以及合理性。
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{% note warning %}
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初学者，特别是由软件转行的初学者，片面追求代码的整洁、简短，这是错误的，是与评价 HDL 的标准背道而驰的。正确的编写代码的方法是，首先要做到对所需实现的硬件电路“胸有成竹”，对该部分硬件的结构与连接十分清晰，然后再用适当的 HDL 语句表达出来即可。
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{% endnote %}
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3. Verilog 与 C 的结合
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Verilog 毕竟是硬件描述语言，在抽象层次上比 C 语言要差一些，语法不如 C 灵活，例如文件输入和输出方面，Verilog 的功能显然不如 C。为了克服 Verilog 高级抽象的缺陷，Verilog 的设计者们发明了 PLI。PLI 可以在仿真器中将 C 语言的程序和 Verilog 的程序互相通信，或者在 Verilog 中调用 C 语言的函数库，这样就大大扩展了 Verilog 语言的灵活性和高层次抽象的能力。开发时，一方面，硬件设计者使用 Verilog 进行硬件建模；另一方面，验证工程师却常常使用 C 来编写测试向量，然后通过 Verilog 的 PLI 将 Verilog 和 C 联系起来。这样，C 语言就很好地弥补了 Verilog 高层次建模的缺陷。
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# 3. HDL 的设计与验证流程<a name="03"></a>
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HDL 的基本功能就是有效地描述并仿真硬件系统。在此部分，抛开具体的 PLD 或 ASIC 设计流程，从 HDL 语言层次入手，分析典型的 HDL 设计与验证流程。基于 HDL 的设计、仿真流程如下图所示。图中，虚线框表示的步骤可以根据项目的复杂度省略，而实线框表示的步骤为必须执行的步骤。
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<div align="center">
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<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2020-11-27-josh-verilog-part-1/2020-11-27-josh-verilog-part-1-010-DesignSimulationFlowChartBasedonHDL.png!800px"/>
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</div>
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下面对一些关键设计步骤与概念进行展开。
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## 3.1. 系统与功能模块定义（系统与功能模块级）
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在大型系统的设计与实现中，首先要进行详细的系统规划和描述，此时 HDL 描述 **{% label @侧重于整体系统的划分和实现 %}**。对系统级的仿真侧重于对整个系统的功能和性能指标的考量。功能模块级设计时将系统整体功能划分为可实现的具体功能模块，大致确定模块间的接口，如时钟、读写信号、数据流、控制信号等。在有些情况下，还要根据系统要求，描述每个模块或进程的时序约束。另外在此层次，必须权衡整个系统多种的实现方式的优劣，选出系统性能指标优并且可以高效实现的设计方案。功能模块级仿真主要是考察每个功能的功能和基本时序情况。系统与功能模块级设计与仿真常常要借助于 C 语言和抽象程度较高的 HDL 语言描述，如 SystemC、Coware C、SystemVerilog、Superlog 等。
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## 3.2. 行为级描述测试激励（Behavioral Level）
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行为级模块描述的最大特点是 **{% label @必须明确每个模块间的所有接口和边界 %}**。此时模块内部的功能已经明确，模块间的所有接口，顶层的输入、输出信号等在行为级已经被清晰地描述出来。在 PLD 和 ASIC 设计流程中，常用行为级描述方式编写测试激励。延时描述、监视描述等命令都是在编写测试激励过程中常用的行为级语法。行为级描述常用 HDL 语言如 Verilog 和 VHDL 等。
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## 3.3. 寄存器传输级（RTL）
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寄存器传输级指不关注寄存器和组合逻辑的细节（如使用了多少逻辑门，逻辑门之间的连接拓扑结构等），**{% label @通过描述寄存器到寄存器之间的逻辑功能描述电路 %}**的 HDL 层次。RTL 级是比门级更高的抽象层次，一般使用 RTL 级语言描述硬件电路比门级描述电路简单、高效得多。寄存器传输级描述的最大特点是可以直接用综合工具综合门级网表。RTL 设计直接决定着设计的功能和效率。好的 RTL 设计能在满足逻辑功能的前提下，使设计的速度和面积达到一种平衡的优化。RTL 级描述最常用的 HDL 语言是 Verilog 和 VHDL 语言。
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## 3.4 对 RTL 级描述进行功能仿真
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一般来说需要对 RTL 级设计进行功能仿真，仿真的目的为 **{% label @验证 RTL 级描述是否与设计意图一致 %}**。为了提高效率，一般功能仿真的测试激励使用行为级的 HDL 语言描述。
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## 3.5. 逻辑综合（使用 RTL 级 EDA 工具）
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RTL 级综合指 **{% label @将 RTL 级 HDL 语言翻译成由与、或、非门等基本逻辑单元组成的门级连接（网表），并根据设计目标与要求（约束条件）优化所生成的逻辑连接，输出门级网表文件 %}**。随着综合工具的不断智能化，使用 RTL 级语言描述硬件电路越来越方便，特别是在 PLD（主要指 FPGA 和 CPLD）设计领域，最重要的代码设计层次就是 RTL 级。
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## 3.6. 门级（Gate Level）
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由于目前 FPGA 设计大多数依靠专业综合工具完成从 RTL 级代码向门级代码的转换，所有设计者直接用 HDL 语言描述门级模型的情况越来越少，高效的综合工具将设计者从复杂繁琐的门级描述中彻底解脱出来。目前直接使用门级描述的场合一般是 ASIC 和 FPGA 设计中 **{% label @某些面积或时序要求较高的模块 %}**。门级描述的特点是整个设计用逻辑门实现，通过逻辑门的组合显化描述了设计的引脚、功能、时钟周期等所有信息。
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## 3.7. 综合后门级仿真
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综合完成后，如果需要检查综合结果是否与原设计一致，就需要做综合后仿真。在仿真时，把综合生成的标准延时文件反标注到综合仿真模型中去，可估计门延时带来的影响。综合后仿真虽然比功能仿真精确一些，但是**只能估计门延时，不能估计线延时**，仿真结果**与布线后的实际情况还有一定的差距**，并不十分准确。这种仿真的主要目的在于 **{% label @检查综合器的综合结果是否与设计输入一致 %}**。目前主流综合工具日益成熟，对于一般性设计，如果设计者确信自己表述明确，没有综合歧义发生，则可以省略综合后仿真步骤。**一般情况下，综合后仿真与功能仿真的仿真激励相同**。
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## 3.8. 布局规划与布局布线
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综合的门级结果最终要映射到目标库（如 ASIC 设计）或目标器件（如 PLD 设计）。ASIC 与 PLD 设计的相关流程在此不深究 。
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## 3.9. 布局布线后时序仿真与验证
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将最终布局规划或布局布线的时延信息反标注到设计网表中，所进行的仿真就叫时序仿真或布局规划与布局布线后仿真，简称后仿真。布局规划与布局布线之后生成的仿真时延文件包含的时延信息最全，不仅包含门延时，还包含实际布线延时，所以时序仿真最准确，能较好地反映芯片的实际工作情况。一般来说，建议进行时序仿真步骤，通过时序仿真能检查设计时序与芯片实际运行情况是否一致，确保设计的可靠性和稳定性。时序仿真的主要目的在于发现时序违规（Timing Violation），即不满足时序约束条件或者器件固有时序规则（建立时间、保持时间等）的情况。
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[^1]: 最新的 Verilog HDL标准为 1364-2005。
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@@ -0,0 +1,281 @@
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title: MATLAB 函数 —— awgn
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tags:
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- MATLAB
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- 翻译
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- 高斯白噪声
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categories:
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- - MATLAB
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- - 翻译
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- 帮助文档
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- - 信号处理
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- 噪声
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abbrlink: 2f6db45b
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date: 2020-11-27 01:15:12
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`awgn`：在信号中添加高斯白斯噪声
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# 语法
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`out = awgn(in,snr)`
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`out = awgn(in,snr,signalpower)`
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`out = awgn(in,snr,signalpower,randobject)`
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`out = awgn(in,snr,signalpower,seed)`
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`out = awgn(___,powertype)`
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<!-- more -->
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# 说明
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`out = awgn(in,snr)` 将高斯白噪声添加到矢量信号 `in` 中。此条语句假定 `in` 的功率为 0 dBW。
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`out = awgn(in,snr,signalpower)` 接受以 dBW 为单位的输入信号功率值。要使该函数在添加噪声之前测量 `in` 的功率，请将 `signalpower` 指定为 `measured`。[举例](#Examples-01)
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`out = awgn(in,snr,signalpower,randobject)` 接受满足前述两条语法，外加随机数流对象的输入组合以生成满足正态分布的随机噪声样本。有关产生可重复噪声样本的信息，请参见[提示](#tips)。[举例](#Examples-03)
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||||
`out = awgn(in,snr,signalpower,seed)` 指定用于初始化正态随机数生成器的种子值，该种子在添加高斯白噪声到输入信号时使用。有关产生可重复噪声样本的信息，请参见[提示](#tips)。
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`out = awgn(___,powertype)` 除了前面任何语法中的输入自变量之外，还将可信号和噪声功率类型指定为 `dB` 或 `linear`。
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||||
有关 SNR 与噪声相对功率的其他度量（例如 $E_\mathrm{S}/N_0$ 和 $E_\mathrm{b}/N_0$）之间的关系，请参阅 [AWGN 信道噪声级别](https://ww2.mathworks.cn/help/comm/ug/awgn-channel.html#a1071501088)。
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# 示例
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## 将 AWGN 添加到锯齿波<span id="Examples-01"></span>
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创建一个锯齿波。
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```m
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t = (0:0.1:10)';
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x = sawtooth(t);
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```
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添加高斯白噪声并绘制结果。
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```m
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y = awgn(x,10,'measured');
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plot(t,[x y])
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||||
legend('Original Signal','Signal with AWGN')
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```
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<div align="center">
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<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2020-11-27-matlab-awgn/2020-11-27-matlab-awgn-010-AddAWGNToSawtoothSignalExample-01.png?imageMogr2/thumbnail/!100p|watermark/2/text/QEpvc2ggR2Fv/fontsize/15/dissolve/60/gravity/southeast/dx/5/dy/5"/>
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</div>
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||||
## AWGN 信道中的常规 QAM 调制<span id="Examples-02"></span>
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在存在高斯噪声的情况下，使用非矩形 16 元星座发送和接收数据。绘制噪声星座图，并针对两种不同的信噪比估算误符号率（SER）。
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根据电话线调制解调器的 V.29 标准创建一个 16-QAM 星座。
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```m
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||||
c = [-5 -5i 5 5i -3 -3-3i -3i 3-3i 3 3+3i 3i -3+3i -1 -1i 1 1i];
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M = length(c);
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||||
```
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||||
生成随机符号。
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```m
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||||
data = randi([0 M-1],2000,1);
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```
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||||
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||||
使用 `genqammod` 函数调制数据。由于星座图不是矩形，因此必须进行常规 QAM 调制。
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||||
```m
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||||
modData = genqammod(data,c);
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```
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||||
使信号通过具有 20 dB 信噪比（SNR）的 AWGN 信道。
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```m
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rxSig = awgn(modData,20,'measured');
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||||
```
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显示接收信号的星座图和参考星座图。
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```m
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h = scatterplot(rxSig);
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hold on
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scatterplot(c,[],[],'r*',h)
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grid
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hold off
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```
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||||
<div align="center">
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||||
<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2020-11-27-matlab-awgn/2020-11-27-matlab-awgn-020-GeneralQAMModulationInAnAWGNChannelExample-01.png?imageMogr2/thumbnail/!100p|watermark/2/text/QEpvc2ggR2Fv/fontsize/15/dissolve/60/gravity/southeast/dx/5/dy/5"/>
|
||||
</div>
|
||||
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||||
使用 `genqamdemod` 函数解调接收到的信号。计算误符号数和误符号率。
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||||
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||||
```m
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||||
demodData = genqamdemod(rxSig,c);
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||||
[numErrors,ser] = symerr(data,demodData)
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||||
```
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||||
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||||
```no
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||||
numErrors = 1
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||||
ser = 5.0000e-04
|
||||
```
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||||
使用具有 10 dB SNR 的 AWGN 信道重复传输和解调过程。计算降低 SNR 后的误符号率。不出所料，当 SNR 降低时，性能会下降。
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||||
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||||
```m
|
||||
rxSig = awgn(modData,10,'measured');
|
||||
demodData = genqamdemod(rxSig,c);
|
||||
[numErrors,ser] = symerr(data,demodData)
|
||||
```
|
||||
|
||||
```no
|
||||
numErrors = 462
|
||||
ser = 0.2310
|
||||
```
|
||||
|
||||
## 用 RandStream 产生可重复的 AWGN<span id="Examples-03"></span>
|
||||
|
||||
使用 [`RandStream`](https://ww2.mathworks.cn/help/matlab/ref/randstream.html) 和 [`reset`](https://ww2.mathworks.cn/help/matlab/ref/randstream.reset.html) 对象函数生成高斯白噪声相加的结果。
|
||||
|
||||
将 X 的功率指定为 0 dBW，添加噪声以产生 10 dB 的 SNR，并利用本地随机流。
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||||
|
||||
```m
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||||
S = RandStream('mt19937ar','Seed',5489);
|
||||
sigin = sqrt(2)*sin(0:pi/8:6*pi);
|
||||
sigout1 = awgn(sigin,10,0,S);
|
||||
```
|
||||
|
||||
将 AWGN 添加到 `sigin`。 使用 [`isequal`](https://ww2.mathworks.cn/help/matlab/ref/isequal.html) 比较 `sigout1` 和 `sigout2`。 当不重置随机流时，输出不相等。
|
||||
|
||||
```m
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||||
sigout2 = awgn(sigin,10,0,S);
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||||
isequal(sigout1,sigout2)
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||||
```
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||||
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||||
```no
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||||
ans = logical
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0
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||||
```
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||||
重置随机流对象，将对象置为初始状态，然后再将 AWGN 添加到 `sigout1`。将 AWGN 添加到 `sigin` 并将 `sigout1` 与 `sigout3` 比较。 重置随机流后，输出相等。
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||||
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||||
```m
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||||
reset(S);
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||||
sigout3 = awgn(sigin,10,0,S);
|
||||
isequal(sigout1,sigout3)
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||||
```
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||||
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||||
```no
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||||
ans = logical
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1
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||||
```
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# 输入参数
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## `in` - 输入信号
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输入信号，指定为**标量**，**向量**或**数组**。假定输入信号的功率为0 dBW。
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**数据类型**：`double`
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**复数支持**：是
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## `snr` - 信噪比（SNR）
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信噪比（以 dB 为单位），指定为**标量**。
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{% note info %}
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注意：
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加上噪声后，此函数会将相同的 `snr` 应用于完整输入信号的所有元素。阵列输入信号没有独立通道的概念。 要独立考虑多个频道，请参阅 [`comm.AWGNChannel`](https://ww2.mathworks.cn/help/comm/ref/comm.awgnchannel-system-object.html)。
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||||
{% endnote %}
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**数据类型**：`double`
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## `signalpower` - 信号功率
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信号功率，指定为**标量**或 `measured`。
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||||
- 当 `signalpower` 为标量时，该值用作 `in` 的信号电平，以便根据 `snr` 的值确定适当的噪声电平。
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||||
- 当 `signalpower` 为 `measured` 时，将计算 `in` 的信号电平，以根据 `snr` 的值确定适当的噪声电平。
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||||
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{% note info %}
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|
||||
注意：
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||||
当指定 `measured` 时，此函数将使用完整输入信号的所有元素来计算信号功率。在计算功率时，阵列输入信号没有独立通道的概念。
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{% endnote %}
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||||
**数据类型**：`double`
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## `randobject` - 随机数流对象
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||||
随机数流对象，指定为 [`RandStream`](https://ww2.mathworks.cn/help/matlab/ref/randstream.html) 对象。 随机流对象的状态确定 [`randn`](https://ww2.mathworks.cn/help/matlab/ref/randn.html) 函数产生的数字序列。使用 [`reset (RandStream)`](https://ww2.mathworks.cn/help/matlab/ref/randstream.reset.html) 函数及其属性来配置随机流对象。
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||||
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||||
`wgn` 使用 [`randn`](https://ww2.mathworks.cn/help/matlab/ref/randn.html) 生成正常的随机噪声样本。[`randn`](https://ww2.mathworks.cn/help/matlab/ref/randn.html) 函数使用 [`RandStream`](https://ww2.mathworks.cn/help/matlab/ref/randstream.html) 对象中的一个或多个统一值来生成每个正态值。
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||||
有关产生可重复噪声样本的信息，请参见[提示](#tips)。
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## `seed` - 随机数生成器种子
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随机数生成器种子，指定为**标量**。
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## `powertype` - 信号功率单元
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||||
信号功率单元，指定为 `dB` 或 `linear`。默认为 `dB`。
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||||
- 当功率类型为 `dB` 时，以 dB 为单位测量 snr，以 dBW 为单位测量信号功率。
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||||
- 当功率类型为 `linear` 时，`snr` 以比率进行测量，`signalpower` 以瓦特为单位。
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||||
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||||
有关 SNR 与噪声相对功率的其他度量（例如 $E_\mathrm{S}/N_0$ 和 $E_\mathrm{b}/N_0$）之间的关系，请参阅 [AWGN 信道噪声级别](https://ww2.mathworks.cn/help/comm/ug/awgn-channel.html#a1071501088)。
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# 输出参数
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## `out` - 输出信号
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输出信号，以**标量**，**向量**或**数组**形式返回。 返回的输出信号是添加了高斯白噪声的输入信号。
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# 提示<span id="tips"></span>
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- 要生成可重复的高斯白噪声样本，请使用以下技巧之一：
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- 提供静态 `seed` 值作为 `awgn` 的输入。
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||||
- 在将 `randobject` 传递为 `awgn` 的输入之前，请对 `randobject` 使用 [`reset (RandSteam)`](https://ww2.mathworks.cn/help/matlab/ref/randstream.reset.html) 函数。
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||||
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||||
- 将处于已知状态的 `randobject` 提供给 `awgn`。有关更多信息，请参见 [`RandStream`](https://ww2.mathworks.cn/help/matlab/ref/randstream.html)。
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# 扩展功能
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## C/C++ 代码生成
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> 使用 MATLAB® Coder™ 生成 C 代码和 C++ 代码。
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>
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>> 用法说明和限制：
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||||
>>
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||||
>> 支持代码生成，但包括 [`RandStream`](https://ww2.mathworks.cn/help/matlab/ref/randstream.html) 对象的语法除外。
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||||
# 另请参阅
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||||
## 函数
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[`RandStream`](https://ww2.mathworks.cn/help/matlab/ref/randstream.html) | [`bsc`]([RandStream](https://ww2.mathworks.cn/help/matlab/ref/randstream.html)) | [`randn`](https://ww2.mathworks.cn/help/matlab/ref/randn.html) | [`wgn`](https://ww2.mathworks.cn/help/comm/ref/wgn.html)
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||||
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||||
## 对象
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||||
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||||
[`comm.AWGNChannel`](https://ww2.mathworks.cn/help/comm/ref/comm.awgnchannel-system-object.html)
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||||
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||||
## 话题
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||||
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||||
[AWGN Channel Noise Level](https://ww2.mathworks.cn/help/comm/ug/awgn-channel.html#a1071501088)
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||||
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||||
--------------------------------------------------------------------------------
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||||
在 R2006a 之前推出
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||||
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--------------------------------------------------------------------------------
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||||
原文参考：[https://ww2.mathworks.cn/help/comm/ref/awgn.html](https://ww2.mathworks.cn/help/comm/ref/awgn.html)
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||||
@@ -0,0 +1,141 @@
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||||
title: Hexo-NexT 折腾就完事儿了
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tags:
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- 博客
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- Hexo
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- Next
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categories:
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- - Blog
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||||
- Hexo
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||||
- Next
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||||
abbrlink: b158f1b4
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||||
date: 2020-11-28 01:27:30
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||||
---
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||||
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||||
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||||
# 瞎折腾/~~美化~~侧边栏
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||||
在博客根目录下的 `source/_data` 文件夹中新建 `sidebar.swig` 文件。
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||||
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||||
## 添加 Tag Cloud
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||||
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||||
安装 `hexo-tag-cloud` 插件。
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||||
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||||
``` shell
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||||
npm install hexo-tag-cloud --save
|
||||
```
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||||
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||||
添加相关代码写入 `sidebar.swig`。不喜欢标题的把 `<h3 class="widget-title">Tag Cloud</h3>` 去掉即可。
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||||
|
||||
``` html source/_data/sidebar.swig
|
||||
{% if site.tags.length > 1 %}
|
||||
<script type="text/javascript" charset="utf-8" src="/js/tagcloud.js"></script>
|
||||
<script type="text/javascript" charset="utf-8" src="/js/tagcanvas.js"></script>
|
||||
<div class="widget-wrap">
|
||||
<h3 class="widget-title">Tag Cloud</h3>
|
||||
<div id="myCanvasContainer" class="widget tagcloud" style="font-size:20px;">
|
||||
<canvas width="220" height="200" id="resCanvas" style="width=100%">
|
||||
{{ list_tags() }}
|
||||
</canvas>
|
||||
</div>
|
||||
</div>
|
||||
{% endif %}
|
||||
```
|
||||
|
||||
<!-- more -->
|
||||
|
||||
# 瞎折腾/~~美化~~页面
|
||||
|
||||
在博客根目录下的 `source/_data` 文件夹中新建 `variables.styl` 文件。
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||||
|
||||
``` shell
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||||
cd hexo
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||||
vi source/_data/variables.styl
|
||||
```
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||||
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||||
## 页面圆角
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||||
在 `variables.styl` 文件里添加圆角半径值
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||||
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||||
``` stylus source/_data/variables.styl
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||||
// 圆角设置
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||||
$border-radius-inner = 0px; // 内部圆角半径
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||||
$border-radius = 8px; // 外部圆角半径
|
||||
```
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||||
|
||||
# 需要修改源代码的操作
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||||
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||||
## 修改侧边栏最大高度
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||||
|
||||
Sidebar 的高度在 `themes/next/source/js/util.js` 文件中计算出，修改计算公式可调整 Sidebar 的最大高度。
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||||
|
||||
``` javascript themes/next/source/js/util.js - 原 Sidebar 最大高度
|
||||
/**
|
||||
* Init Sidebar & TOC inner dimensions on all pages and for all schemes.
|
||||
* Need for Sidebar/TOC inner scrolling if content taller then viewport.
|
||||
*/
|
||||
initSidebarDimension: function() {
|
||||
// ...
|
||||
// Initialize Sidebar & TOC Height.
|
||||
var sidebarWrapperHeight = document.body.offsetHeight - sidebarSchemePadding + 'px';
|
||||
// ...
|
||||
},
|
||||
```
|
||||
|
||||
``` javascript themes/next/source/js/util.js - 修改后的 Sidebar 最大高度
|
||||
initSidebarDimension: function() {
|
||||
// ...
|
||||
// Initialize Sidebar & TOC Height.
|
||||
var sidebarWrapperHeight = document.body.offsetHeight - sidebarSchemePadding -100 + 'px';
|
||||
// ...
|
||||
},
|
||||
```
|
||||
|
||||
- 参考文档：[Hexo Next 博客自定义配置 -> 更改-sidebar-大小](https://yi-yun.github.io/Hexo-Next-Custom/#更改-sidebar-大小https://yi-yun.github.io/Hexo-Next-Custom/#更改-sidebar-大小)
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||||
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||||
# 重装系统后配置 Hexo-Next
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||||
## 安装 Hexo 的支持环境
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按照 [Hexo 官方文档](https://hexo.io/zh-cn/docs/index.html)的指导，Hexo 需要 [Node.js](http://nodejs.org/) (Node.js 版本需不低于 10.13，建议使用 Node.js 12.0 及以上版本) 和 [Git](http://git-scm.com/) 方可运行，因此首先需要下载安装 Node.js 和 Git。
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||||
### 生成 SSH 添加到 GitHub
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||||
使用 Git 之前需要配置用户名和邮箱，需要与 Github 用户名和邮箱一致。
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``` shell
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||||
$ git config --global user.email "[email protected]"
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||||
$ git config --global user.name "Your Name"
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```
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||||
然后创建 SSH，一路回车。
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||||
``` shell
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||||
$ ssh-keygen -t rsa -C "youremail"
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```
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生成的 `id_rsa` 是你这台电脑的私人秘钥，不能给别人看的，`id_rsa.pub` 是公共秘钥，可以随便给别人看。把这个公钥放在 GitHub 上，这样当你链接 GitHub 自己的账户时，它就会根据公钥匹配你的私钥，当能够相互匹配时，才能够顺利的通过 git 上传你的文件到 GitHub 上。
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||||
而后在 GitHub 的 setting 中，找到 SSH keys 的设置选项，点击 `New SSH key` 把你的 `id_rsa.pub` 里面的信息复制进去。
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在 gitbash 中，查看是否成功
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``` shell
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$ ssh -T [email protected]
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```
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||||
## 安装 Hexo
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所有必备的应用程序安装完成后，即可使用 `npm` 安装 Hexo。
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``` shell
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$ npm install -g hexo-cli
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```
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## 安装 Next 用到的环境
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### 安装 Pandoc
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若文章中包含使用 [MathJax](https://www.mathjax.org/) 编译的公式，则需要首先安装 [pandoc](https://github.com/jgm/pandoc)，才能编译包含公式的博客页面。
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||||
安装完后一定记得**重启**，方可正常使用。
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||||
@@ -0,0 +1,943 @@
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||||
title: Josh 的学习笔记之 Verilog（Part 2 —— Verilog 语言基础）
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date: 2020-11-28 11:42:50
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tags:
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- Verilog
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- HDL
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- 自顶向下
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- 自底向上
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- Verilog 语法
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categories:
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||||
- [Verilog, Verilog 语法]
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||||
- [Josh 的学习笔记, Verilog]
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mathjax: true
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comments: true
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copyright: true
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sticky: false
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toc:
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enable: true
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number: false
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wrap: true
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expand_all: true
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max_depth: 4
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abbrlink: fd2ca242
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||||
本文从一个 Verilog 用例出发，对 Verilog 语言的语法进行了阐释。包括的内容主要有 Verilog 语言的基本词法，常用的编译指令，逻辑值、常量、变量的含义，操作符的概念和分类等，还对 Verilog 中的参数、并发以及系统任务和系统函数进行了简要说明。
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# 1. 两种设计方法（Top-Down 和 Bottom-Up）
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在传统意义上，设计硬件电路主要是使用自底向上（Bottom-Up）的设计方法。工程师们总是从最底层的逻辑门开始，逐渐搭建成较大的模块，然后再将这些模块组成更大的模块，最后形成整个设计。
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||||
在 [Part 1——初识 HDL 设计方法](https://josh-gao.top/posts/460433dd.html)中已经提到，随着 HDL 和逻辑综合技术的进步，工程师们逐渐可以使用自顶向下（Top-Down）的方法来设计硬件。这样，工程师们**首先关注于设计的规格（Specification），然后将规格分解为一个个模块，再分解为更小的模块**。然后采用 HDL 的可综合子集直接描述硬件的行为，由逻辑综合工具自动完成由 HDL 到门级电路的转换。
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<!-- more -->
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||||
最近几年，随着 IP核 市场的逐渐兴起，许多设计者逐渐意识到**利用现有的 IP核 可以帮助节约设计成本、减少设计周期**，有许多设计工程师，甚至希望所有的设计模块都使用现成的模块，自己仅仅开发一些简单的粘合逻辑。这就有点像电路板设计的过程，工程师将各种芯片集成到一块电路板上，自己完成这些芯片间的互连和一些简单的 CPLD 逻辑设计，以及对微处理器的编程。使用现有的 IP 来搭建系统实际上也是一种自底向上（Bottom-Up）的设计方法。
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从以上描述可以看出，设计硬件电路时，这两种设计方法都有可能采用。Verilog HDL 可以完全支持这两种设计方法。
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- 在门级的设计中，用户可以直接实例化 Verilog 语言中的门级原语构建系统；
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- 如果需要描述硬件的行为，可以使用 Verilog 的行为级描述功能；
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- 如果要使用 IP核 ，只要在设计中直接实例化 IP核 即可。
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EDA 行业的先行者们发明了 Verilog 硬件描述语言，其最根本的目的就是用 Verilog 来描述硬件的行为，但是有的描述是不需要实现为硬件电路的。
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如果用户的 Verilog 描述的最终目的是要实现为硬件电路，那么要**时刻提醒自己是在设计电路**，这与用 C 语言对处理器编程有很大的区别。
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||||
硬件电路最大的特点是由一个个模块组成，模块之间使用互连线，各个模块**独立并行**工作。同时，它们通过输入和输出端口与相邻的模块互相沟通。每个硬件单元都有相应的**延时特性**，硬件的延时也是设计的目标之一。
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# 2. 从 Verilog 实例出发
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## 2.1. Verilog 实例
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<a name="JoshVerilog模块"></a>首先看一个简单的如下图所示的电路（模块）：JoshVerilog。它可以是一个独立的设计，也可以是更大的系统的一个组成部分。
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<div align="center">
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<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2020-11-28-josh-verilog-part-2/2020-11-28-josh-verilog-part-2-010-JoshVerilog.png!700px"/>
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</div>
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||||
该电路首先在两个 2 位的输入数据 `A_in[1:0]` 的和 `B_in[1:0]` 之间，由 `sel` 信号做二选一。后面是一个 2-4 译码电路，将输入的信号 `result[1:0]`解析成 `eq0`、`eql`、`eq2` 和 `eq3` 这4个信号，它们同时只有一个为 1。
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||||
将 `eq0` 和 `eql` 相异或（xor），`eq2` 和 `eq3` 相异或。然后，将两个异或的结果 `A_xor_wire` 和 `XOR_B` 分别寄存输出给 `A_xor_out` 和 `B_xor_out` 两个输出寄存器带有低有效（active low）的异步复位端。
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|
||||
**这些电路单元都是同时并行工作的，相互之间并没有先后顺序关系，这一点与软件设计程序很不一样。**
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下面具体分析 [JoshVerilog 模块](#JoshVerilog模块)的电路功能。源代码如下。
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<a name="JoshVerilog代码"></a>
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```verilog Josh.v
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// 编译指令, 定义时间单位和时间精度
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`timescale 1ns/100p // 每个时间单位是1ns, 仿真精度是100ps
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// module名 + 端口列表
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module Josh( clk, rst_n, A_in, B_in, sel, A_xor_out, B_xor_out );
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// IO端口声明
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input clk;
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input rst_n;
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input [1:0] A_in; // 该信号的输入位宽为2
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input [1:0] B_in;
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||||
input sel;
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output A_xor_out;
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||||
output B_xor_out;
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||||
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||||
// 内部线网和寄存器声明
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wire A_xor_wire; // 模块内wire型变量
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wire B_xor_wire;
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wire [1:0] result;
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||||
reg eq0, eq1, eq2, eq3; // 模块内reg型变量
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||||
reg A_xor_out;
|
||||
reg B_xor_out;
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||||
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||||
// 行为描述, DFF_A
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||||
always @(posedge clk or negedge rst_n)
|
||||
if (~rst_n)
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A_xor_out <= 0;
|
||||
else
|
||||
A_xor_out <= A_xor_wire;
|
||||
|
||||
// 行为描述, DFF_B
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||||
always @(posedge clk or negedge rst_n)
|
||||
if (~rst_n)
|
||||
B_xor_out <= 0;
|
||||
else
|
||||
B_xor_out <= B_xor_wire;
|
||||
|
||||
// 数据流描述, A_xor_wire
|
||||
assign #1 A_xor_wire = eq0 ^ eq1;
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// 结构化描述, XOR_B, 直接使用 Verilog 自带的 xor 门原句
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||||
xor #1 XOR_B(B_xor_wire, eq2, eq3);
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|
||||
// 数据流描述, MUX21
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||||
assign #3 result = sel ? B_in : A_in;
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||||
|
||||
// 行为描述, DECODER, 一个2-4译码器
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||||
always @(result) begin
|
||||
case(result)
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||||
2'b00: begin
|
||||
{eq3, eq2, eq1, eq0} = #2 4'b0001;
|
||||
$display ("At time %t-", $time, "eq0 = 1");
|
||||
end
|
||||
2'b01: begin
|
||||
{eq3, eq2, eq1, eq0} = #2 4'b0010;
|
||||
$display ("At time %t-", $time, "eq1 = 1");
|
||||
end
|
||||
2'b10: begin
|
||||
{eq3, eq2, eq1, eq0} = #2 4'b0100;
|
||||
$display ("At time %t-", $time, "eq2 = 1");
|
||||
end
|
||||
2'b11: begin
|
||||
{eq3, eq2, eq1, eq0} = #2 4'b1000;
|
||||
$display ("At time %t-", $time, "eq3 = 1");
|
||||
end
|
||||
default: ;
|
||||
endcase
|
||||
end
|
||||
// module结束
|
||||
endmodule
|
||||
```
|
||||
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||||
代码分析如下。
|
||||
|
||||
1. 二选一多路选择器
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||||
|
||||
对于 `MUX21` 这样二选一的电路，将采用如下的数据流描述（assign语句）：
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||||
|
||||
```verilog Josh.v
|
||||
assign #3 result = sel ? B_in : A_in;
|
||||
```
|
||||
|
||||
`assign` 是 Verilog 中的关键词，用它赋值的语言称为**连续赋值语句**。
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||||
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如果 `sel`为真（1），则选择 `B_in`，否则将选择 `A_in`，而 `#3` 表示经过 3 个延时单位，再将选择结果赋值给 `result`，这也模拟了组合逻辑的延时。由于在[代码](#JoshVerilog代码)最开头已经使用 Verilog 的编译指令将延时单位定义为 1ns（`timescale 1ns/100ps`），因此这里的 `#3` 代表 3ns 的延时。
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2. 2 - 4 译码器
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关于实现 2 - 4 译码器，则采用了如下的描述：
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```verilog Josh.v
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always @(result) begin
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case(result)
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2'b00: begin
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{eq3, eq2, eq1, eq0} = #2 4'b0001;
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$display ("At time %t-", $time, "eq0 = 1");
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end
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// ...
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default: ;
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endcase
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end
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```
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这里采用了另一种描述方式：用 `always` 语句来描述电路的行为。通过 `case` 判断 `result` 的值来决定 `eq0`、`eq3` 的值。同样，也采用 `#2` 来模拟组合逻辑的延时。`always` 和 `case` 也是 Verilog 中的关键词。这样的描述方法称之为**行为描述**，它侧重于描述电路的行为。
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```verilog Josh.v
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{eq3, eq2, eq1, eq0} = #2 4'b0001;
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```
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该语句表示将 `4'b0001` 赋值给 `eq3~eq0` 合并成的 4 位变量。`{}` 是 Verilog 的合并符号。
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3. 异或门
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对于 `A_xor_wire` 和 `XOR_B` 的两个完全一样的异或门，也采用了两种不同的描述方式：
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```verilog Josh.v
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assign #1 A_xor_wire = eq0 ^ eq1;
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```
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和
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```verilog Josh.v
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xor #1 XOR_B(B_xor_wire, eq2, eq3);
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```
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`xor` 是 Verilog 中自带的基本逻辑门原语。这里相当于调用了该 `xor` 门。而 `B_xor_wire`、`eq2` 和 `eq3` 是代入到 `xor` 门中的参数。`eq2` 和 `eq3` 是输入，`B_xor_wire` 是输出。这里 `B_xor_wire` 是 `eq2` 和 `eq3` 相异或的结果。
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在 Verilog 中，**将调用其他功能模块（包括 Verilog 的内嵌基本逻辑门）称为“实例化（lnstantiate）”**。实例化**类似**于软件设计中的调用，但不能简单理解为软件中的调用。软件调用过程是顺序执行的，而实例化的硬件电路在设计中是独立于其他功能块，并行运行的。
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这种**在模块中实例化其他功能模块**的描述方式被称之为**结构化描述**。
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## 2.2. 3 种描述方法
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从以上的描述可以看出 Verilog 语言的 3 种基本的描述方法（基本上所有的 Verilog 功能模块都是由这 3 种方式来描述）：
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- **数据流描述**：采用 `assign` 语句，该语句被称为连续赋值语句；
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- **行为描述**：使用 `always` 或 `initial` 语句块，其中出现的语句被称为过程赋值语句；
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- **结构化描述**：实例化已有的功能模块。结构化描述主要有以下3种：
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- Module实例化：实例化已有的 module；
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- 门实例化：实例化基本的门电路原语；
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- 用户定义原语（UDP）实例化：实例化用户定义的原语。
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在[《Part 3——描述方式和设计层次》](https://josh-gao.blog.csdn.net/article/details/105262549)中会将详细介绍 Verilog 语言中的这 3 种描述方式。
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# 3. Verilog 的基本词法
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Verilog HDL 是一种**大小写敏感**的语言，这一点与 VHDL 不同，因此在书写的时候要格外注意。在 Verilog 语言中，**所有的关键字（又叫保留字）都为小写**。Verilog 的内部信号名（或称为标识符）使用大写和小写都可以。标识符可以是字母、数字、`$`（美元符号）和 `_`（下划线）任意组合，只要**第一个字符是字母或者下划线**即可。
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> 因为 Verilog HDL 对大小写敏感，因此养成良好的信号定义习惯非常重要，否则容易因为大小写不同造成信号的歧义。推荐的信号定义习惯为：**所有信号和网线名均小写，用下划线分割单词，而宏变量全部用大写字母。**
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在上述[代码](#JoshVerilog代码)中，用双反斜线 `//` 表示注释。另外，还有一种注释方式，用 `/* ...... */` 来表示。所不同的是前者为单行注释，而后者将 `/*` 和 `*/` 之间的内容全部看作注释内容。
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> 通常，注释的内容只是作者为了增强代码的可读性而增加的内容，对整个代码的功能没有任何影响。不过，在一些工具中，尤其是逻辑综合工具，定义了一些特殊的指令，用于控制工具编译过程。这些指令也是以注释的方式出现的。例如：
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>
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> ```verilog
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> moduleblbox(out, data, clk) /* synthesis syn_black_box */;
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> ```
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>
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> 在 `modulebl_box` 的声明处有一行注释，用 `/* ...... */` 表示。它看起来是一个注释，实际上，是综合工具Synplify中的一个指令，指示 Synplify 将该模块看作一个黑盒（black_box），不处理模块内部的描述。
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在 Verilog 中，通常使用空格符、跳格符和换行符作为间隔。在书写代码的时候，适当运用间隔符可以提高代码的可读性。比如在声明 4 个 `reg` 型数据 `eq0~eq3` 时，可以采用上述[例子](#JoshVerilog代码)中的方法：
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```verilog Josh.v
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reg eq0, eq1, eq2, eq3;
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```
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也可以用换行符将其分开：
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```verilog
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reg eq0;
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reg eq1;
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reg eq2;
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reg eq3;
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```
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在verilog中，还有一些转义字符。比如 `\n` 表示换行符；`\t` 表示 Tab 键；防止引起歧义，就用 `\` 表示 `\` 符号本身等等。这里不再对 Verilog 的词法做过多的描述，更多可以参考 Verilog IEEE 国际标准（[IEEE Std. 1364-2005](https://standards.ieee.org/standard/1364-2005.html)）。
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# 4. 模块和端口
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大型设计往往是由一个个模块构成的。实际上，模块可大可小，大到一个复杂的微处理器系统，小到一个基本的晶体管，都可以作为一个模块来设计。例如，在上述代码中描述的 [JoshVerilog](#JoshVerilog代码) 就是一个模块。
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在 Verilog 中，模块（module）是基本的组成单位。
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> 通常，建议在一个 Verilog 文件中，只放一个 `module` 定义，而且使文件名称和 `module` 名称一致。这是一个良好的设计习惯。
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以下是 Verilog 中 `module` 的基本语法：
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```verilog
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module 模块名称( 端口列表 );
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// 声明：
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reg, parameter,
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input, output,
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function, task, ...
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// 语句：
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initial 语句
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always 语句
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module 实例化
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门实例化
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用户定义原语 (UDP) 实例化
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连续赋值 (Continous assignment)
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endmodule
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```
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首先，需要有一个名称来标识这个 `module`。
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通常 `module` 具有输入和输出端口，在 `module` 名称后面的括号中列出所有的输入、输出和双向的端口名称。
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有些 `module` 也不包含端口。例如，在仿真平台的顶层模块中，其内部已经实例化了所有的设计模块和激励模块，是一个封闭的系统，没有输入和输出。一般这种没有端口的模块都是用于仿真的，不用作实际电路。
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在 `module` 内部的声明部分，需要声明端口的方向，（`input`, `output` 和 `inout`）和位宽。按照 Verilog 的习惯，**高位写在左边，低位写在右边**。比如
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```verilog
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input [1:0] A_in；
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```
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就表示两位的总线。
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模块内部使用的 `reg`（寄存器类型的一种）、`wire`（线网类型的一种）、参数、函数以及任务等，都将在 `module` 中声明。
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一般来说，`module` 的
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- `input` 默认定义为 `wire` 类型；
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- `output` 信号可以是 `wire`，也可以是 `reg` 类型（如果在 `always` 或 `initial` 语句块中被赋值）；
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- `inout` 是双向信号，一般将其设为 `tri` 类型，表示其有多个驱动源，如无驱动时为三态。
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虽然变量声明只要出现在使用的相应语句之间即可，但还是建议将所有的声明放在所有的语句之前，这样具有较好的可读性。在声明之后，就应该是语句了。语句有如下几种：
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- `initial` 语句；
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- `always` 语句；
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- 其他子 `module` 实例化；
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- 门实例化；
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- 用户定义原语（UDP）实例化；
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- 连续赋值（Continous assignment）。
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Verilog 中所有的功能描述都是通过以上几种描述方式进行的。
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> 需要格外注意的是，以上几种语句如果出现在同一个 `module` 内，其**相互之间是没有任何顺序关系的**，它们在 `module` 中出现顺序的改变不会改变 `module` 的功能，这正是硬件的一大特点。有硬件电路原理图设计经验的读者们可以想象一下画原理图的过程，先画哪个，后画哪个器件根本没有任何关系。在 Verilog 中也是类似的道理。
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# 5. 编译指令
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在 Verilog 语言中，提供了一些编译指令，用于指导编译器的工作。例如，定义宏、文件包含、条件编译、时间单位和精度定义等。
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Verilog 中的编译指令是从 C 语言中的“预处理指令”演变得来的。这里列出了一些常用的编译指令如下：
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- `` `timescale``；
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- `` `define, `undef ``；
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- `` `ifdef, `else, `endif``；
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- `` `include``；
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- `` `resetall``。
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||||
与 C 语言中使用的 `#` 不同，Verilog 中使用反引号一来标识编译指令。编译器一旦遇到某个编译指令，则其在整个编译过程中有效，可以包含多个文件，直到编译器遇到另一个相同的编译指令。
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## 5.1. `` `timescale``
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在每一个 `module` 文件前面加上`` ` ``的编译指令，就可以保证该文件中的延时信息受其自身文件中的 `` `timescale`` 编译指令指导。**否则在编译过程中，该模块将沿用上一个** `` `timescale`` **的值，或者使用缺省值**。
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在上述实例代码中描述的 [JoshVerilog](#JoshVerilog代码) 模块中使用了一个`` `timescale 1ns/100ps`` 编译指令。其中 `1ns` 表示延时单位，`100ps` 表示时间精度，也就是编译器所能接收的最小仿真时间粒度。`` `timescale`` 编译指令在模块外部出现，并且影响后面模块中所有的时延值，直到遇到下一个 `` `timescale`` 或 `` `resetall``指令。
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比如语句：
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```verilog
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assign #1.16 A_xor_wire = eq0 ^ eq1;
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```
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如果采用 `` `timescale 1ns/100ps`` 编译指令由于延时单位是 `1ns`，同时最小时间粒度是 `100ps`，即 `0.1ns` ，那么根据四舍五入的规则，`1.16ns` 则实际上对应 `1.2ns` 延时。如果采用 `` `timescale 1ns/10ps`` 编译指令，由于延时单位是 `1ns`，同时最小时间粒度是 `10ps`，即 `0.01ns`，那么 `1.16ns` 则实际上对应 `1.16ns` 延时。
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## 5.2. `` `define`` 和 `` `undef``
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`` `define`` 用于定义宏。例如，首先定义一个总线宽度的宏为 16，然后利用这个宏定义一个宽度为 16 的 `reg`类型数据 `Data`，方法如下：
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```verilog
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`define BUS_WIDTH 16
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// ...
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reg [`BUS_WIDTH - 1 : 0] Data
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```
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在一个文件中出现的 `` `define``，可以被多个文件使用。也就是说 `` `define`` 是一种**全局的定义**。这是 `` `define`` 与 `parameter` 定义的最大区别，在后面也会提到。
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`` `define`` 指令被编译以后，则在整个编译过程中都有效，直到遇到 `` `undef`` 指令，该宏就不再有效。如下：
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```verilog
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`undef BUS_WIDTH
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```
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遇到该编译指令后，先前的 `` `define`` 指令失效。
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## 5.3. `` `ifdef``、`` `else`` 和`` `endif``
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再来看看如下的条件编译指令：
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```verilog
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`ifdef NARROW
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parameter BUS_WIDTH = 16；
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`else
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paramete rBUS_WIDTH = 32；
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`endif
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```
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在这个条件编译指令中，如果先前已经定义了 `NARROW` 宏，那么参数 `BUS_WIDTH` 被设置为 16，否则其被设置为 32。`` `else`` 指令对于 `` `ifdef`` 来说是可选的，也就是说可以单独使用。
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## 5.4. `` `include``
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在 Verilog 中，可以使用 `` `include`` 指令来嵌入某个文件的内容。例如：
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```verilog
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`include "HEADFILE.h"
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```
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那么，在编译的时候，就将使用 `HEADFILE.h` 文件中的内容完全替换这一行语句。而双引号中的文件可以使用相对路径，或绝对路径，或者默认在当前路径以下。
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## 5.5. `` `resetall``
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`` `resetall`` 编译指令会将所有其他编译指令重新设置为缺省值，要谨慎使用。
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> Verilog 语言中的编译指令不止这几条，其他不常用的指令这里不一一介绍，有兴趣可以参考其他文献。
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# 6. 逻辑值与常量
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## 6.1. 逻辑值
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在二进制计数中，单位逻辑值只有 `1` 和 `0` 两种状态。而在 Verilog 语言中，为了对电路进行精确建模，于是增加了两种逻辑状态 `X` 和 `Z`。
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- `X` 表示未知值（unknown），或者不关心（don't care），`X` 用作信号状态时表示未知，用在条件判断时（在 `casex` 或 `casez`中）表示不关心；
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- `Z` 表示高阻状态，也就是**没有任何驱动**，通常用来对**三态总线**进行建模。
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||||
在后面将提到 Verilog 语言中的变量类型。通常 `net` 型变量如果没有初始化，其值为 `Z`，`register` 型变量如果没有初始化，其值为 `X` 。这一点在仿真时显得比较有意义。
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> 但是，对综合工具而言（或者说在实际电路中），并没有什么 `X` 值，只存在 `0`、`1` 和 `Z` 这 3 种状态。在实际电路中还可能出现亚稳态，它既不是 `0`，也不是 `1`，是一种暂时的不稳定状态。
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Verilog 语言中所有数据都是由以上描述的 4 种基本的逻辑值 `0`、`1`、`X` 和 `Z` 构成。同时，`X` 和 `Z` 是不区分大小写的。例如：`0z1x` 和 `0Z1X` 表示同一个数据。
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## 6.2. 常量
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常量是 Verilog 中不变的数值。在上述[实例代码](#JoshVerilog代码)中，`4'b0001` 就表示一个 4 位的二进制整型常量：0001。
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Verilog中的常量有3种：
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- 整数型；
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- 实数型；
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- 字符串型。
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### 6.2.1. 整型常量
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可以使用简单的十进制表示一个整型常量，例如：
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- `16` 表示十进制的 16；
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- `-15` 表示十进制的 -15，用二进制补码表示，至少需要 5 位，即 10001，最高一位为符号位；如果用 6 位表示，则是 110001，同样最高一位为符号位。
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整数型常量也可以采用基数表示法，例如：
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- `8'haa`：表示 8 位的**十六进制数**，换算成二进制是 1010_1010。
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- `6'o33`：表示 6 位的**八进制数**，换算成二进制是 011_011。
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- `4'b1011`：表示 4 位的**二进制数** 1011。
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- `3'd7`：表示 3 位**十进制**的 7。
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在基数表示法中，都是以如下格式写的：
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```verilog
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[长度]'数值符号 数字
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```
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其中长度可有可无，数值符号中，`h` 表示十六进制，`o` 表示八进制，`b` 表示二进制，`d` 表示十进制数据。如果长度比后面数字的实际位数多，则**自动在数字的左边补足 0**；如果位数少，则**自动截断数字左边超出的位数**。
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如果将数字写成 `'haa`，那么这个十六进制数的长度就决定于数字本身的长度。
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在基数表示法中，如果遇到 `X`，十六进制数中表示 4 个 `X`，八进制数中表示 3 个 `X`。
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另外，数字中的下划线没有任何意义，只是增强可读性。例如：`4'b1011` 和 `4'b10_11` 一样。
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### 6.2.2. 实数型常量
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Verilog 语言中的实数型变量可以采用十进制，也可以采用科学计数法，例如：
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```verilog
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5.512
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13_2.18e2 // 表示13218
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```
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### 6.2.3. 字符串型常量
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字符串是双引号中的字符序列，例如：`"HeIIo World"`。字符串是 8 位 ASCII 码值的序列，`"HeIIo World"` 就需要 11 字节存储，方法如下：
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```verilog
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reg[1:8 * 11] Message;
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Message = "HeIIo World";
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```
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这样就将字符串常量存入到 Message 变量中。
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# 7. 变量类型
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在 Verilog 语言中，有两大变量类型：
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- 线网型：表示电路间的物理连线。
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- 寄存器型：Verilog 中的一个抽象的存储数据单元。
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对于初学者而言，则需要首先遵守如下的简单规则：
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- **凡是在** `always` **或** `initial` **语句中赋值的变量，一定是寄存器变量**；
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- **在** `assign` **中赋值的一定是线网变量**。
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## 7.1. 线网类型
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在线网类型下，分为几种子类，它们具有线网的共性：
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- `wire`、`tri`：表示电路间连线，`tri` 主要用于多驱动源建模；
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- `wor`、`trior`：表示该连线具有“线或”功能；
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- `wand`、`triand`：表示该连线具有“线与”功能；
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- `trireg`：表示该连线具有总线保持功能；
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- `tri1`、`tri0`：表示当无驱动时，连线状态为1（`tri1`）和0（`tri0`）；
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- `supply1`、`supply0`：分别表示电源和地信号。
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在以上描述的线网类型中，除了 `trireg` 未初始化时为 `X` 以外，其余的未初始化时的值为 `Z`。
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线网类型主要用在连续赋值语句中，以及作为模块之间的互连信号。
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在后面的内容中会详细阐述常用线网类型的使用方法。
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## 7.2. 寄存器类型
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寄存器类型变量在 Verilog 语言中通常表示一个存储数据的空间。尤其是在 Verilog 仿真器中，寄存器类型变量通常占据一个仿真内存空间。
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- `reg`：是最常用的寄存器类型数，可以是 1 位或者多位，或者是二维数组（存储器）；
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- `integer`：整型数据，存储一个至少 32 位
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- `time`：时间类型，存储一个至少 64 位的时间值；
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- `real`，`realtime`：实数和实数时间寄存器。
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### 7.2.1 `reg` 类型
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1. 寄存器类型数
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`reg` 类型可以定位为一个寄存器，可以定义一位或者多位，例如：
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```verilog
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reg AB; // 定义一个名为 AB 的 1 位寄存器
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reg [3:0] ABC; // 定义一个名为 ABC 的 4 位寄存器
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```
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在多位寄存器中，可以作“位选择”或“部分选择”，例如：
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```verilog
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ABC [3] = 1; // 将 ABC 的第 3 位赋值为 1
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ABC [0] = 0; // 将 ABC 的第 0 位赋为 0
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ABC [2:1] = 2'b01; // 将 ABC 的第 1、2 位赋值为 1 和 0
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```
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这样，整个 `ABC` 变量的值为 `4'b1010`。
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2. 寄存器类型数组
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`reg` 类型可以作为二维数组，也就是存储器，例如：
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```verilog
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reg [3:0] MEMABC [0:7]; // 定义一个存储器，地址为 0~7，每个存储单元是 4 位
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```
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与一维的 `reg` 变量不同的是，存储器中的存储单元不能再做位选择或部分选择，而每个单元可以单独赋值。比如：
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```verilog
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MEMABC[1] = 4'b0101; // 为 MEMABC 中的第 1 个存储单元赋值 4'b0101
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```
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同时，在 Verilog 中，不存可以对整个存储器赋值的语句，必须对每个单元独立赋值。除非使用 `$readmemb` 或 `$readmemh` 系统任务从文件中读入整个或者部分存储器的数据。
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[comment]: <> (在第7章将讨论如何从文件中读入数据给存储器赋值。)
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### 7.2.2. `integer` 类型
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`integer` 变量通常用于高层次建模，也常用在 `for` 语句的索引中，例如：
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```verilog
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initial
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begin: ACCESS
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integer i;
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for ( i = 0; i <= 7; i = i + 1 ) // 定义一个整数变量 i
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MEMABC[i] = i // 遍历 0～7 地址
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end
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```
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### 7.2.3. 其他寄存器类型
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另外，`time` 变量用于存储和处理系统时间，`real` 和 `realtime` 用来存储实数和实数时间。
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## 7.3. 变量的物理含义
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这里需要引起重视，**“线网"变量可以理解为电路模块中的连线，但“寄存器"并不严格对应于电路上的存储单元**，包括触发器（flip-flop）或锁存器（latch）。从纯粹语言表达的语义角度来说，寄存器类型变量的值，从一个赋值到下一个赋值被保存下来，并且在仿真过程中会保持而不会丢失。
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实际上，从语义上来讲，在 Verilog 仿真工具对语言进行仿真的时候，**寄存器类型的变量是占用仿真环境的物理内存的**，这与 C 语言中的变量类似。寄存器在被赋值后，便一直保存在内存中，保持该值不变，直到再次对该寄存器变量进行赋值。而**线网类型是不占用仿内存的**，它的值是由当前所有驱动该线网的其他变量（可以是寄存器或线网）决定的。这是寄存器和线网最大的区别，也是当初 Verilog 的发明者定义“线网”和“寄存器”变量的根本动机。
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在下一小节中，将引入“驱动”和“赋值”两个概念，深入探讨两种变量的含义。
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## 7.4. 驱动和赋值
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为了更清楚地描述寄存器和线网变量的概念，将以上述[实例代码](#JoshVerilog代码)中的语句来说明。首先，引入Verilog 语言中两个重要的概念：驱动（Driving）和赋值（Assigning)。
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- **线网是被驱动的，该值不被保持，在任意一个仿真步进上都需要重新计算**；
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- **寄存器是被赋值的，且该值在仿真过程中被保持，直到下一个赋值的出现**。
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在上述[实例代码](#JoshVerilog代码)中，定义了一个 `A_xor_wire` 的 `wire`，它是 `eq0` 和 `eq1` 相异或的结果。采用如下描述方式：
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```verilog
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assign #1 A_xor_wire = eq0 ^ eq1;
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```
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实际上，也可以采用如下的另一种描述方式：
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```verilog
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always @(eq0 or eq1)
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A_xor_wire = #1 eq0 ^ eq1;
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```
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当然需要在 `module` 的声明处，将 `A_xor_wire` 首先定义成 `reg` 变量，而不是 `wire` 变量，即需要做如下定义：
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```verilog
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reg A_xor_wire
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```
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这两者描述的目的一样，都是一个异或门，如下图所示。
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<div align="center">
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<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2020-11-28-josh-verilog-part-2/2020-11-28-josh-verilog-part-2-020-XORGate.png!700px"/>
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</div>
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下面从语义上的角度探讨两种描述方式的不同。
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第一种描述方式使用 `assign` 语句，Verilog 中将其称为连续赋值语句（Continously Assignment）实际上是**连续驱动**的过程。也就是说，在任意一个仿真时刻，当前时刻 `eq0` 和 `eq1` 相异或的结果决定了 `1ns` 以后（语句 `#1` 的延时控制）的线网变量 `A_xor_wire` 的值，**不管 `eq0` 和 `eq1` 变化与否，这个驱动过程一直存在**，因此称为连续驱动。（在仿真器中，线网变量是不占用仿真内存空间的。）如上[异或门图](#异或门)中的时序所示，这个驱动过程在任意时刻都存在。
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在第二种描述方式中使用了 `always` 语句，后面紧跟着一个敏感列表：`@(eq0 or eq1)` 因此，这个语句只有在 `eq0` 或 `eq1` 发生变化时才会执行。如上[异或门图](#异或门)中，在时刻 2、3 和 6，该语句都将执行，将 `eq0` 和 `eq1` 赋值的结果延时 1ns 以后赋值给 `A_xor_wire` 变量。**在其他时刻，`A_xor_wire` 变量必须保持**。因此，**从仿真语义上讲，需要一个存储单元，也可以说是寄存器，来保存 `A_xor_wire` 变量的中间值**。这就是Verilog 语言的“寄存器类型”变量的来历，而这个 `A_xor_wire` 变量首先需要定义为 `reg` 类型。
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不管采用哪种方式，所描述的是一样的组合逻辑电路。尤其是第二种描述，虽然其在语言中被定义为 reg 型，但并不是对应硬件上的触发器（flip-flop），而是 Verilog 语言仿真语义上的寄存器概念。
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但是，在对实际电路中D触发器建模的时候，必须采用 `reg` 型的变量。下图是 D 触发器的模型。
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<div align="center">
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<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2020-11-28-josh-verilog-part-2/2020-11-28-josh-verilog-part-2-030-DFlipFlop.png!300px"/>
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</div>
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||||
在上述[实例代码](#JoshVerilog代码)中相应的描述如下：
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```verilog Josh.v
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always @(posedge clk or negedge rst_n)
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if (~rst_n)
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A_xor_out <= 0;
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else
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A_xor_out <= A_xor_wire;
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```
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D 触发器只对时钟和复位（置位）敏感，因此在敏感列表中，列出了 `clk` 的上升沿和 `rst_n` 的下降沿。如果 `rst_n` 为 0，就对触发器的输出复位，否则在 `clk` 的时钟上升沿发生的时候，将输入的 `A_xor_wire` 寄存到触发器的输出端 `A_xor_out`。
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这样的代码精确地描述了一个 D 触发器的行为。这里的 `reg` 变量就对应了硬件中的 D 触发器。
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在叙述时，为了简单起见，常常将“驱动”和“赋值"都统一说成是赋值，但是一定要清楚其中的本质。
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# 8. 参数
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参数是一种常量，通常出现在 `module` 内部。它常常被用作定义状态机的状态、数据位宽和延时大小等等。例如：
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```verilog
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parameter and_delay = 2；
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parameter xor_delay = 4；
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```
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**参数的值可以在编译时被改变**，因此它又**经常被用于一些参数可调的模块中**，让用户在实例化模块时，根据需要配置参数。
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前面介绍的 `` `define`` 是一种全局的定义，而 `parameter` 是出现在模块内部的**局部定义**，而且可以被**灵活改变**，这是 `parameter` 的一个重要特征。
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在[《Part 3——描述方式和设计层次》的 4.2 小节](https://josh-gao.blog.csdn.net/article/details/105262549#42__865)中会详细探讨改变模块参数的方法。
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# 9. Verilog 中的并发与顺序
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并行概念是硬件中的一个非常重要的概念，特别是初学者或软件工程师们需要重点理解。
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与在处理器上运行的软件不同的是，**硬件电路之间的工作是并行的**。
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为了描述硬件的并行性，Verilog 语言本身就具有并发的特性。在 Verilog 语言的 `module` 中，所有的描述语句（包括连续赋值语句，行为语句块：`always` 和 `initial`，模块实例化等）之间都是并行发生的。任何功能描述语句，在 Verilog 的 module 中的顺序都不重要。
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但是，在语句块（`always` 和 `initial`）内部，则可以存在两种语句组：
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- `begin ... end`：顺序语句组；
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- `fork ... join`：并行语句组。
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在 `begin ... end` 中存在的语句，按照 Veilog 的语义，应该是顺序执行的。而在 `fork ... join` 中的语句，则是并行执行的。
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相比较顺序运行的事物，并行的事物比较难以理解和建模。同时，用于仿真的计算机是串行执行的，而 Verilog 语言本身的语义是用计算机进行模拟的语义，是用一种串行的语义来模拟并行的硬件。
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Verilog 仿真器用来模拟硬件的并行行为的方式类似于软件中的多任务操作系统，在某个时刻只能执行一个任务，这样，不同的任务之间看起来是并行执行的。
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后续将会重点介绍 Verilog 语言中的这一并行特性，同时阐述 Verilog 的高级仿真原理，希望能帮助大家领会 Verilog 的语义精髓。
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# 10. 操作数、操作符和表达式
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## 10.1. 操作符
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操作符是操作数之间的运算符号。在介绍操作数之前，先来看看 Verilog 中的各种操作符。
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| 操作符 | 含义 | 操作符 | 含义 |
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| :-- | :-- | :-- | :-- |
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| `+` | 一元加 | `>>` | 右移 |
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| `-` | 一元减 | `<` | 小于 |
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| `!` | 一元逻辑非 | `<=` | 小于等于 |
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| `~` | 一元按位求反 | `>` | 大于 |
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||||
| `&` | 归约与 | `>=` | 大于等于 |
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||||
| `~&` | 归约与非 | `==` | 逻辑相等 |
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||||
| `^` | 归约异或 | `!=` | 逻辑不等 |
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||||
| `^~` 或 `~^`| 归约异或非 | `===` | 全等 |
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||||
| <code>|</code> | 归约或 | `!==` | 非全等 |
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||||
| <code>~|</code> | 归约或非 | `&` | 按位与 |
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||||
| `*` | 乘 | `^` | 按位异或 |
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||||
| `/` | 除以 | `^~` 或 `~^` | 按位异或非 |
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||||
| `%` | 取模 | <code>|</code> | 按位或 |
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||||
| `+` | 二元加 | `&&` | 逻辑与 |
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| `-` | 二元减 | <code>|>|</code> | 逻辑或 |
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||||
| `<<` | 左移 | `? :` | 条件操作符 |
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||||
其中，一元操作表示仅有一个操作数，二元操作表示有两个操作数。归约操作也是只有一个操作数，它是该操作数中的所有位之间的计算。
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### 10.1.1. 算术操作符
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| 操作符 | 表达式 | 说明
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| :--: | :--: | :--: |
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| `+` | `m + n` | 将 `n` 与 `m` 相加 |
|
||||
| `-` | `m - n` | 将 `m` 减去 `n` |
|
||||
| `-` | `-m` | 将 `m` 取反（二进制补码）|
|
||||
| `*` | `m * n` | 将 `m` 与 `n` 相乘 |
|
||||
| `/` | `m / n` | 将 `m` 除以 `n` |
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||||
| `%` | `m % n` | 对 `m / n` 求模 |
|
||||
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||||
### 10.1.2. 按位操作符
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||||
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||||
| 操作符 | 表达式 | 说明
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||||
| :--: | :--: | :--: |
|
||||
| `~` | `~m` | 将 `m` 的每个位取反 |
|
||||
| `&` | `m & n` | 将 `m` 的每个位与 `n` 的相应位相与
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||||
| <code>|</code> | <code>m | n</code> | 将 `m` 的每个位与 `n` 的相应位相或
|
||||
| `^` | `m ^ n` | 将 `m` 的每个位与 `n` 的相应位相异或
|
||||
| `~^`<br>`^~` | `m ~^ n`<br>`m ^~ n` | 将 `m` 的每个位与 `n` 的相应位相异或非
|
||||
|
||||
### 10.1.3. 归约操作符
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||||
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||||
| 操作符 | 表达式 | 说明
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||||
| :--: | :--: | :--: |
|
||||
| `&` | `&m` | 将 `m` 中的所有位相与（1位结果） |
|
||||
| `~&` | `~&m` | 将 `m` 中的所有位相与非（1位结果） |
|
||||
| <code>|</code> | <code>|m</code> | 将 `m` 中的所有位相或（1位结果） |
|
||||
| <code>~|</code> | <code>~|m</code> | 将 `m` 中的所有位或非（1位结果） |
|
||||
| `^` | `^m` | 将 `m` 中的所有位异或（1位结果） |
|
||||
| `~^`<br>`^~` | `~^m`<br>`^~m` | 将 `m` 中的所有位相异或非（1位结果） |
|
||||
|
||||
### 10.1.4. 逻辑操作符
|
||||
|
||||
| 操作符 | 表达式 | 说明
|
||||
| :--: | :--: | :--: |
|
||||
| `!` | `!m` | `m` 是否不为真？（1 位 真/假结果） |
|
||||
| `&&` | `m && n` | `m` 和 `n` 是否都为真？（1位 真/假结果） |
|
||||
| <code>||</code> | <code>m || n</code> | `m` 或 `n` 是否为真？（1位 真/假结果） |
|
||||
|
||||
### 10.1.5. 相等操作符
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||||
|
||||
| 操作符 | 表达式 | 说明
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||||
| :--: | :--: | :--: |
|
||||
| `==` | `m == n` | `m` 和 `n` 相等吗？（1 位 正确/错误结果） |
|
||||
| `!=` | `m != n` | `m` 和 `n` 不等吗？（1 位 正确/错误结果） |
|
||||
> 相等操作符仅比较逻辑 1 和 0。
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||||
|
||||
### 10.1.6. 全等操作符
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||||
|
||||
| 操作符 | 表达式 | 说明
|
||||
| :--: | :--: | :--: |
|
||||
| `===` | `m === n` | `m` 和 `n` 全等吗？（1 位 正确/错误结果） |
|
||||
| `!==` | `m !== n` | `m` 和 `n` 不全等吗？（1 位 正确/错误结果） |
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||||
|
||||
### 10.1.7. 关系操作符
|
||||
|
||||
| 操作符 | 表达式 | 说明
|
||||
| :--: | :--: | :--: |
|
||||
| `<` | `m < n` | `m` 小于 `n` ？（1 位 正确/错误结果） |
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||||
| `>` | `m > n` | `m` 大于 `n` ？（1 位 正确/错误结果） |
|
||||
| `<=` | `m <= n` | `m` 小于等于 `n` ？（1 位 正确/错误结果） |
|
||||
| `>=` | `m >= n` | `m` 大于等于 `n` ？（1 位 正确/错误结果） |
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||||
|
||||
### 10.1.8. 逻辑移位操作符
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||||
|
||||
| 操作符 | 表达式 | 说明
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||||
| :--: | :--: | :--: |
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| `<<` | `m << n` | 将 `m` 左移 `n` 位 |
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||||
| `>>` | `m >> n` | 将 `m` 右移 `n` 位 |
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||||
|
||||
### 10.1.9. 条件操作符
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||||
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||||
| 操作符 | 表达式 | 说明
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||||
| :--: | :--: | :--: |
|
||||
| `? :` | `sel ? m : n` | 如果 `sel` 为真，选择 `m`，否则选择 `n` |
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||||
### 10.1.10. 连接复制操作符
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||||
| 操作符 | 表达式 | 说明
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| :--: | :--: | :--: |
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| `{ }` | `{m,n}` | 将 `m` 和 `n` 连接起来，产生更大的向量 |
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| `{{ }}` | `{n{m}}` | 将 `m` 重复 `n` 次 |
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在以上描述的操作符之间有优先级之分，下表体现了不同的操作数优先级由高到低排列。
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| 操作符 | 优先级 |
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| :--: | :--: |
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| `!`、`~`、`+`、`-`（一元）| 最高优先级
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||||
| `*`、`/`、`%` | $\vdots$
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||||
| `+`、`-`（二元）| $\vdots$
|
||||
| `<<`、`>>`| $\vdots$
|
||||
| `<`、`<=`、`>`、`>=` | $\vdots$
|
||||
| `==`、`!=`、`===`、`!==` | $\vdots$
|
||||
| `&`、`~&` | $\vdots$
|
||||
| `^`、`~^`| $\vdots$
|
||||
| <code>|</code>、<code>~|</code>| $\vdots$
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||||
| `&&` | $\vdots$
|
||||
| <code>||</code>| $\vdots$
|
||||
| `? :` | 最低优先级
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||||
> 例如：`A + B & C + D` 就表示 `(A + B) & (C + D)`，而不是 `A + (B & C) + D`。
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## 10.2. 二进制数值
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在讨论操作数之前，先来看看二进制数中如何表示有符号数和无符号数。
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例如，在一个 6 位二进制整形变量中，
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- 无符号数能表示的范围是：`0~63`；
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- 有符号数采用二进制补码（Two's complement）方式，能表示的范围是：`-32～31`。其中二进制的最高位表示符号，最高位为 1 表示该数是负数，为 0 表示该数是正数。
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||||
这里对具体的编码方式不过多介绍，但学过数字电路的同学必须掌握二进制中无符号数和有符号数的表示方法，以及计算的机制。
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## 10.3. 操作数
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在 Verilog 语言中，操作数可以是如下几种：
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- 常数；
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- 参数；
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- 线网；
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- 寄存器；
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- 向量的位选择;
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- 向量的部分选择；
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- 存储器单元；
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- 系统函数或用户自定义函数调用的返回值。
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在选择操作数时，需要用户尤其注意的是操作数的极性。通常在 Verilog 中，无符号数用以下3种形式存在：
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- 线网变量；
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- 一般寄存器变量；
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- 基数格式表示形式的整数常数。
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而有符号数有：
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- 整型寄存器变量；
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- 十进制形式的整型常量。
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首先讨论常量，如果采用基数格式表示一个数，例如：`-4'd12`，其二进制表示方式是：`1111_1111_1111_1111_1111_1111_1111_0100`（`1100` 的补码），由于基数格式的整数为无符号数，因此`-4'd12` 的值就是十进制的 `429496728`。
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当采用普通十进制数来表示 `-12` 的时候，虽然它的二进制表示方式与上面的数相同，但 `-12` 是一个有符号数，它在运算时就表示十进制的 `-12`。
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这里定义两个变量，一个是无符号的 `reg` 型，另一个是有符号的整型：
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```verilog
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||||
reg [4:0] Opreg; // 一个 5 位的 reg 型，存储无符号数
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integer Opint; // 一个 32 位的 integer 型，存储有符号数
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```
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做如下运算：
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```verilog
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Opreg = -4d'12/4; // Opreg 被赋值 29，(-4d'12/4)的最低5位
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Opint = -4d'12/4; // Opint 被赋值为 1073741821，共 32 位
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Opreg = -12/4; // Opreg 被赋值29，(-12/4)的最低5位
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||||
Opint = -12/4; // Opint 被赋值为 -3，采用 32 位的二进制补码表示方式
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||||
```
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||||
通过以上的计算结果可以看出，无符号数和有符号数的算术运算非常不同，用户在设计常量和变量并用它们计算的时候，一定要搞清楚它们中哪些表示有符号数，哪些表示无符号数，这很重要。
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# 11. 系统任务和系统函数
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在 Verilog 语中，预先定义了一些任务和函数，用于完成一些特殊的功能，它们被称为系统任务和系统函数。Verilog 能提供的系统任务和系统函数类型如下：
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- 显示任务（display task）；
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- 文件输入/输出任务（file I/O task）；
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- 时间标度任务（timescale task）；
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- 拟控制任务（simulation control task）；
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- 时序验证任务（timing check task）；
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- PLA建模任务（PLA modeling task）；
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||||
- 机建模任务（stochastic modeling task）；
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- 实数变换函数（conversion functions for real）；
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||||
- 概率分布数（probabilistic distribution function)。
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由于 Verilog 的系统任务和函数种类很多，在这里，只重点介绍一些常用的内容，希望通过介绍可以能让大家迅速掌握，灵活使用。相信通过以下的介绍，大家可以举一反三，通过参考 Verilog 的语法文献，迅速查找到需要的系统任务和函数，完成需要的功能。
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## 11.1. 显示任务
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`$display` 是显示任务，通常用来显示变量值、字符串，以及仿真时间等信息。
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在 [JoshVerilog 模块](#JoshVerilog代码)中使用了这样的系统任务。
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```verilog Josh.v
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$display ("At time %t-", $time, "eq0 = 1"); // 显示时间
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```
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||||
其中，双引号中的是字符串，`％t` 是时间格式。`$time` 是产生模拟时间的系统函数，它的返回值显示在字符串中的 `％t` 位置。
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再如：
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```verilog
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||||
$display("The value of ABC is %d", ABC); // 显示当前 ABC 变量的值
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```
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||||
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||||
其中，`%d` 表示十进制数。`ABC` 的值显示在字符串中的 `%d` 位置。
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## 11.2. 文件输入出任务
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系统函数 `$fopen` 用于打开一个文件，并返回一个整数的文件指针。然后，`$fdisplay` 就可以使用这个文件指针向文件中写入信息。写完后，则可以使用 `$fclose` 这个系统关闭这个文件。例如：
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```verilog
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integer Write_Out_File; // 定义一个文件指针
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Write_Out_File = $fopen("Write_Out_File.txt");
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||||
$fdisplay(Write_Out_File, "@ %h\n%h", Mpi_addr, Data_in);
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||||
$fclose(Write_Out_File);
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```
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||||
以上的语法，将 `Mpi_addr` 和 `Data_in` 分别显示在 `@ %h\n%h` 中两个 `%h` 的位置，写入 `Write_Out_File` 指针所指的文件 `Write_Out_File.txt` 中。
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用户可以通过 `$readmemb` 或者 `$readmemh` 来从文件中读入数据，但是这个文件中的数据格式是一定的。例如：
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```verilog
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reg [7:0] DataSource [0:47];
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$readmemh ("Read_In_File.txt, DataSource);
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```
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就是将 `Read_In_FiIe` 文件中数据读入到 `DataSource` 数组中，然后就可以直接使用。
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`Read_In_File` 数据文件的格式，可以参考如下写法：
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```verilog
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@2f
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24
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@2e
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81
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// ...
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```
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其中，`@2f` 表示地址，是十六进制；`24` 表示该地址的数据，以此类推。
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## 11.3. 其他系统任务和数
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1. 仿真控制任务
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Verilog 中有一些仿真控制任务，例如：
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`$finish` 表示使仿真器退出。
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`$stop` 使仿真挂起。
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2. 时序验证任务和仿真时间函数
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Verilog 仿真器也可以检查设计时序，以及返回当前仿真时间，例如：
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`$setup` 系统任务用来检查建立时间。
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`$hold` 系统任务用来检查保持时间。
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`$time` 系统函数用来返回一个64位的模拟时间。
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3. 概率分布函数
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`$random` 系统函数可以用来返回一个32位的有符号整型随机数。
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需要注意的是，**系统任务/函数只可以在 Verilog 仿真器中运行，仅仅对代码仿真有意义**，综合和布线工具将忽略所有的系统任务和函数。
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除了系统任务和系统函数之外，VeriIog还允许用户自己定义任务和函数。关于自定义的任务和函数的特点及使用方法，请参考后续的相关内容。
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||||
在本篇笔记中，以一个实例为出发点，系统介绍了 Verilog 的基本语法，相信能为大家深入学习 Verilog 语言打下坚实的基础。
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||||
File diff suppressed because it is too large
Load Diff
File diff suppressed because it is too large
Load Diff
File diff suppressed because it is too large
Load Diff
@@ -0,0 +1,164 @@
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title: Lost - Cher Lloyd
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tags:
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||||
- Cher Lloyd
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||||
- Music
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- 2020
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- Pop
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||||
- [Music, Cher Lloyd]
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date: 2020-12-15 11:35:17
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| | "Lost" |
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|:--:|:------------:|
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| Cover | <img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/Album%20Cover/Cher%20Lloyd/Cher%20Lloyd-Lost-Cover.jpg" width=300px/> |
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||||
| Singer | Cher Lloyd |
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| Album Type | Single
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| Released | 24 April 2020 |
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| Length | 2:55 |
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| Label | Universal, Polydor |
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| Songwriter(s) | Raphaella, Casey Smith, Patrick Jordan-Patrikios, Boy Matthews, Youthonix, Cher Lloyd |
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| Producer(s) | Hitimpulse |
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<!-- more -->
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||||
"Lost" is a song by English singer Cher Lloyd from her upcoming third studio album. Released on April 24, 2020,[^1] under Universal Music Group, the song is the second single released off of Lloyd's upcoming album, following "M.I.A" in 2019.[^2] An accompanying video directed by Raja Virdi was released on April 24.[^3] Writing for The Guardian, Leonie Cooper said: "There is something heartening about this largely harmless return."[^4]
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# Background and production
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After releasing her album Sorry I'm Late in 2014, Lloyd went on a musical hiatus before releasing several songs between 2016 and 2019. After signing a new record deal with Polydor Records & Universal Music Germany, she released "None of My Business" in 2018 and "M.I.A" in 2019. 2020 brought "Lost" which was teased for a week before being released in April.[^5]
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||||
The song was written by Raphaella, Casey Smith, Patrick Jordan-Patrikios, Boy Matthews, Youthonix & Cher Lloyd while it was mixed and mastered by Lex Barkey. Hitimpulse produced the song and have been consistent collaborators with Cher doing production on 2018's "None Of My Business" and additional production on 2019's "M.I.A".[^6]
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# Critical Reception
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Mike Wass of Idolator called the song a "cute bop" stating "Cher Lloyd returns with a fiery kiss-off anthem called 'Lost', which is the musical equivalent of posturing on social media so your ex can see how amazing your life is."[^7] While Pip Williams writing for The Line Of Best Fit stated "Lost" is far and away the strongest release of Lloyd's career to date, blowing those who still reference "Swagger Jagger" as a career high out of the water. The new cut sees Lloyd embrace languid balladry as a vehicle for a surprisingly hard-hitting lyric. It's still slickly produced and radio-friendly, but there's a heart and soul to it that many mainstream stars would struggle to match."[^8]
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# Music video
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||||
The official video to the single premiered on YouTube the day of release. The video was shot in a single take with no cuts or edits made, depicting Lloyd on a bed with neon and pastel lights changing behind her as she sings. Lloyd commented in an Instagram Livestream that the lighting was the most difficult aspect of filming the video. The video was produced by Phase Films and directed by frequent collaborator Raja Virdi who worked on her previous single "M.I.A".[^9]
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<div align="center">
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<iframe width="560" height="315" src="https://www.youtube.com/embed/DDw1aCfaUxI" frameborder="0" allow="accelerometer; autoplay; clipboard-write; encrypted-media; gyroscope; picture-in-picture" allowfullscreen></iframe>
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</div>
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# Lyrics
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<font size="3" face="Comic Sans MS, Comic Sans, cursive">
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[Verse 1]<br>
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||||
I heard from a friend of a friend<br>
|
||||
That you've been checking back in, Mhm-mhm<br>
|
||||
'Cause I said goodbye, moved overnight<br>
|
||||
And you haven't heard much since then<br>
|
||||
Wondering how I'm doing now<br>
|
||||
<br>
|
||||
[Pre-Chorus]<br>
|
||||
It's none of your business, first of all<br>
|
||||
Wondering how I'm doing now<br>
|
||||
But if you've got to know, well sure<br>
|
||||
Well sure<br>
|
||||
<br>
|
||||
[Chorus]<br>
|
||||
You think I'd be lost<br>
|
||||
Think I'd be lost without you, lost<br>
|
||||
Is it hard knowing you're wrong?<br>
|
||||
See I got lots without you, lots without you<br>
|
||||
<br>
|
||||
[Post-Chorus]<br>
|
||||
Great sex in the morning, sex in the morning, someone to hold me<br>
|
||||
I got lo-oh-oh-oh-oh, lots<br>
|
||||
Stay out in the nighttime, out in the nighttime, have me a wild time<br>
|
||||
I got lo-oh-oh-oh-oh, lots<br>
|
||||
<br>
|
||||
[Verse 2]<br>
|
||||
You heard from a friend of a friend<br>
|
||||
That I've been doing just fine, I-I<br>
|
||||
You don't want me, you just want me<br>
|
||||
To keep wanting you all of the time<br>
|
||||
But if you were wondering<br>
|
||||
<br>
|
||||
<br>
|
||||
[Pre-Chorus]<br>
|
||||
It's none of your business first of all<br>
|
||||
Wondering how I'm doing now<br>
|
||||
But if you've got to know, well sure<br>
|
||||
Well sure<br>
|
||||
<br>
|
||||
[Chorus]<br>
|
||||
You think I'd be lost<br>
|
||||
Think I'd be lost without you, lost<br>
|
||||
Is it hard knowing you're wrong?<br>
|
||||
See I got lots without you, lots without you<br>
|
||||
<br>
|
||||
[Post-Chorus]<br>
|
||||
Great sex in the morning, sex in the morning, someone to hold me<br>
|
||||
I got lo-oh-oh-oh-oh, lots (Yeah)<br>
|
||||
Stay out in the nighttime, out in the nighttime, have me a wild time<br>
|
||||
I got lo-oh-oh-oh-oh, lots<br>
|
||||
<br>
|
||||
[Bridge]<br>
|
||||
To be honest, I think I dodged a bullet with you<br>
|
||||
And I don't know how I didn't see it coming, but ooh<br>
|
||||
<br>
|
||||
[Verse 3]<br>
|
||||
Yeah, you got a God complex<br>
|
||||
Now I'm thanking God you're my ex<br>
|
||||
I hope you don't trip up on yourself<br>
|
||||
If you think you're so hot, go back to hell (Go back to hell)<br>
|
||||
'Cause you think that I'd...<br>
|
||||
<br>
|
||||
<br>
|
||||
[Chorus]<br>
|
||||
You think I'd be lost (Be lost, be lost)<br>
|
||||
Think I'd be lost without you, lost<br>
|
||||
Is it hard knowing you're wrong? (Knowing you're wrong)<br>
|
||||
See I got lots without you, lots without you<br>
|
||||
<br>
|
||||
[Post-Chorus]<br>
|
||||
Great sex in the morning, sex in the morning, someone to hold me<br>
|
||||
I got lo-oh-oh-oh-oh, lots (Yeah)<br>
|
||||
Stay out in the nighttime, out in the nighttime, have me a wild time<br>
|
||||
I got lo-oh-oh-oh-oh, lots<br>
|
||||
<br>
|
||||
[Outro]<br>
|
||||
La-la-la-la-la-la-la-la-la<br>
|
||||
La-la-la-la-la-la-la-la-la
|
||||
</font>
|
||||
|
||||
# Reference
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||||
|
||||
- ["Lost (Cher Lloyd song)"](https://en.wikipedia.org/wiki/Lost_(Cher_Lloyd_song)). Retrieved November 15, 2020.
|
||||
|
||||
- [Cher Lloyd Lost Lyrics](https://genius.com/Cher-lloyd-lost-lyrics). Retrieved November 15, 2020.
|
||||
|
||||
[^1]: ["Cher Lloyd on Instagram: "My new single LOST is OUT NOW!!!! Head to the link in my bio to listen / download / share!! The official video will be premiered at 5pm uk…""](https://www.instagram.com/p/B_WvduVnFKg/). Instagram. Retrieved August 27, 2020.
|
||||
|
||||
[^2]: ["Cher Lloyd Returns With 'M.I.A.,' an Anthem For Your Post-Party Plans - Billboard"](https://www.billboard.com/articles/columns/pop/8532778/cher-lloyd-mia). Retrieved September 25, 2020.
|
||||
|
||||
[^3]: ["Cher Lloyd - Lost (Official Music Video) - YouTube"](https://www.youtube.com/watch?v=DDw1aCfaUxI). *www.youtube.com*. Retrieved September 24, 2020.
|
||||
|
||||
[^4]: ["Tracks of the week reviewed: Katy J Pearson, Cher Lloyd, the 1975 - The Guardian"](https://www.theguardian.com/music/2020/may/08/katy-j-pearson-track-of-week). Retrieved September 25, 2020.
|
||||
|
||||
[^5]: ["Cher Lloyd teases 'Lost'"](https://www.instagram.com/p/B-95yOQnXXR/?utm_source=ig_web_copy_link). Retrieved September 25, 2020.
|
||||
|
||||
[^6]: ["Hitimpulse Official Spotify Playlist of songs produced/written by them"](https://open.spotify.com/playlist/5lhDKO2VX6QzjO1RFoHKZT?si=LfBWWAIWTUm5Vc2igV5yWg). Retrieved September 25, 2020.
|
||||
|
||||
[^7]: ["Cher Lloyd Sizzles in one take 'Lost' video"](https://www.idolator.com/7909784/cher-lloyd-sizzles-in-one-take-lost-video?view-all). Retrieved September 25, 2020.
|
||||
|
||||
[^8]: ["Cher Lloyd is bigger than the bullshit - The Line Of Best Fit"](https://www.thelineofbestfit.com/features/interviews/cher-lloyd-is-bigger-than-the-bullshit). Retrieved September 25, 2020.
|
||||
|
||||
[^9]: ["Raja Virdi Music Videos"](https://rajavirdi.com/promos). Retrieved September 25, 2020.
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||||
@@ -0,0 +1,91 @@
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---
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||||
title: Latex Miscellanea
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- Latex
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||||
- 排版
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|
||||
- - Latex
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- 版式
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||||
abbrlink: 5da41bb3
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||||
date: 2021-02-27 15:58:53
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---
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|
||||
本文主要记录一些使用 LaTex 过程中碰到的问题与解决办法。
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<!-- more -->
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# 文档类及基本设置
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# 文本格式
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# 版式
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## 分栏
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### 全文单栏
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在文档类声明时使用 `onecolumn`。
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```latex
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||||
\documentclass[onecolumn]{ctexart}
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```
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<div align="center">
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||||
<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2021-02-27-latex-multicolum/2021-02-27-latex-multicolum-010-AllOneColumn.png" width=600px alt="全文单栏效果图"/>
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||||
</div>
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||||
|
||||
### 全文双栏
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||||
在文档类声明时使用 `twocolumn`。
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```latex
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||||
\documentclass[twocolumn]{ctexart}
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```
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<div align="center">
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||||
<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2021-02-27-latex-multicolum/2021-02-27-latex-multicolum-020-AllTwoColumn.png" width=600px alt="全文双栏效果图"/>
|
||||
</div>
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||||
|
||||
### 部分双栏
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||||
使用宏包 `multicol`，创建双栏环境。
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||||
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||||
```latex
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||||
\documentclass[twocolumn]{ctexart}
|
||||
\usepackage{multicol}
|
||||
\begin{document}
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||||
|
||||
复杂的室内环境造成定位信号的衰减，如何提高对弱信号成功捕获能力成为定位接收机研究的关键技术。
|
||||
|
||||
本文讨论的是基于地面移动广播网络的时分码分正交频分复用（Time \& Code Division-Orthogonal Frequency Division Multiplexing，TC-OFDM）信号体制接收机面临的弱信号捕获问题。
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||||
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||||
\begin{multicols}{2}
|
||||
通过对TC-OFDM信号系统仿真分析和传统弱信号捕获算法对比，提出了一种新 型的差分相干累加弱信号捕获算法；该算法采用一种差分相干累加损耗的补偿方法，能够有效提高捕获相对峰值，从而实现对弱信号的有效捕获。
|
||||
|
||||
实验结果表明，在低信噪比的条件下，该算法能够提高TC-OFDM定位接收机捕获弱信号能力 1-2dB，从而提高弱信号的捕获概率。
|
||||
\end{multicols}
|
||||
|
||||
\end{document}
|
||||
```
|
||||
|
||||
<div align="center">
|
||||
<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2021-02-27-latex-multicolum/2021-02-27-latex-multicolum-030-PartTwoColumn.png" width=600px alt="部分双栏效果图"/>
|
||||
</div>
|
||||
|
||||
### 参考
|
||||
|
||||
[如何用 latex 分双栏(分两列)](https://segmentfault.com/a/1190000019462299?utm_source=tag-newest)
|
||||
|
||||
# 数学公式
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||||
|
||||
# 浮动环境
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||||
@@ -0,0 +1,195 @@
|
||||
---
|
||||
title: Josh 的学习笔记之多抽样率信号处理 (Part 1 —— 抽样率转换)
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||||
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|
||||
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||||
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|
||||
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|
||||
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||||
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|
||||
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||||
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||||
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|
||||
tags:
|
||||
- 抽样率转换
|
||||
- 抽取
|
||||
- 内插
|
||||
- 分数被抽样
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||||
categories:
|
||||
- - Josh 的学习笔记
|
||||
- 多抽样率信号处理
|
||||
abbrlink: e1b609bc
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||||
date: 2021-12-08 15:28:38
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||||
---
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||||
|
||||
# 本文要点
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||||
- 什么是抽取？什么是内插？两者的作用分别是什么？
|
||||
- 抽取、内插前后信号在时域和频域如何变化？
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||||
- 抗混叠滤波器和除镜像滤波器的原理和作用是什么？
|
||||
- 如何实现分数倍抽样率转换？
|
||||
- 如何利用 MATLAB 实现抽样率转换？
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||||
|
||||
  多抽样率信号处理的研究对象是不同抽样率[^ChineseofSampling]下的信号，其中抽样率转换 (Sampling Rate Conversion, SRC) 是核心问题之一。早期的抽样率转换通常采用模拟方法，即将给定的抽样信号通过数模转换器 (Digital-to-Analog Converter, DAC) 转换成模拟信号 (连续时间信号)，再对该模拟信号进行新的抽样，经模数转换器 (Analog-to-Digital Converter, DAC) 得到所需的抽样信号。而随着数字电路的普及和数字信号处理技术的发展，采用数字方法，即直接在离散时间域上完成抽样率转换已成为当前的主要方式。相比于模拟方法，数字方法不需要进行D/A和A/D转换，降低了系统的复杂度，同时避免了由量化、编码等过程产生的失真问题。
|
||||
|
||||
  本文首先回顾采样的概念；随后介绍抽样率转换的两个基本运算单元，即抽取和内插；进而讨论如何利用抽取和内插实现分数倍抽样率转换；最后介绍抽样率转换在 MATLAB 上的实现。
|
||||
|
||||
[^ChineseofSampling]: 又称采样率，在本文中，“采样”与“抽样”涵义相同，两者经常交换使用。
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||||
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||||
<!-- more -->
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||||
# 采样
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||||
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||||
  采样 (sampling) 是将连续时间信号转换成离散时间信号的过程。设连续时间信号 $x_c(t)$, 现对其进行均匀采样 (uniform sampling)，即每隔时间 $T$ 取一个点，于是得到一组离散点列, 记作
|
||||
|
||||
$$\begin{equation}
|
||||
x\left[ n \right] =\left. x_c\left( t \right) \right|_{t=nT}=x_c\left( nT \right)
|
||||
\end{equation}
|
||||
$$
|
||||
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||||
称 $x_c\left( nT \right)$ 为 $x_c\left( t \right)$ 的采样信号，其中 $T$ 为采样间隔，$F_s = 1/T$ 称为采样率或抽样率 (sampling rate) ，单位为 Hz。
|
||||
|
||||
  傅里叶变换是信号分析与处理的重要工具。定义连续时间信号的傅里叶变换为
|
||||
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||||
$$\begin{equation}
|
||||
X_c\left( j\Omega \right) =\int_{-\infty}^{\infty}{x_c\left( t \right) e^{-j\Omega t}\mathrm{d}t}
|
||||
\end{equation}$$
|
||||
|
||||
其中 $\Omega$ 为模拟角频率 (analog radian frequency) ，单位为 $\text{rad/s}$，即 $\Omega = 2\pi F$，其中 $F$ 为信号的实际频率，单位为 Hz。
|
||||
|
||||
  下面分析采样信号与原始连续时间信号 (下简称原始信号) 的频谱关系。注意到采样信
|
||||
号可表示为原始信号与脉冲序列的乘积，即
|
||||
|
||||
$$\begin{equation}
|
||||
X_c\left( nT \right) =x_c\left( t \right) \sum_{n=-\infty}^{\infty}{\delta \left( t-nT \right)}
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\end{equation}$$
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对上式作傅里叶变换，记采样信号的频谱为 $X_s\left( j\Omega \right)$，原始信号的频谱为 $X_c\left( j\Omega \right)$，同时注意到脉冲序列的傅里叶变换依然是脉冲序列，根据卷积定理可知，采样信号与原始信号的频谱具有如下关系：
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$$\begin{equation} \label{1}
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X_s\left( j\Omega \right) =\frac{1}{2\pi}X_c\left( j\Omega \right) \ast \frac{2\pi}{T}\sum_{n=-\infty}^{\infty}{\delta \left( \Omega -n\Omega _s \right)}=\frac{1}{T}\sum_{n=-\infty}^{\infty}{X_c\left( j\left( \Omega -\Omega _s \right) \right)}
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\end{equation}$$
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其中 $\Omega_s = \displaystyle\frac{2\pi}{T}=2\pi F_s$ 为采样角频率 (亦简称为采样率) 。
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  式 $\eqref{1}$ 说明，采样信号的频谱是将原始信号频谱以 $\Omega_s$ 进行周期延拓，且幅度变为原来的 $1/T$，[图 1.1](#图1.1) 给出了该过程的示意图。显然，若采样率过低则会造成相邻周期的频谱交叠在一起产生失真，这种现象称为混叠 (aliasing)。为避免混叠，采样率应大于信号最高频率的 2 倍。在此条件下，通过适当选取一个低通滤波器，可以从采样信号的频谱恢复出原始信号的频谱。这就是著名的 Nyquist-Shannon 采样定理。
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<span id="图1.1"></span>
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<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2021-12-08-josh-msp-part-1/2021-12-08-josh-msp-part-1-010-RelationshipBetweenSampledSignalandAnalogSignal.png" width=500px alt="图1.1 采样信号与模拟信号的关系"/>
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</div>
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**定理 1.1 (Nyquist-Shannon 采样定理)** 设 $x\left(t\right)$ 是带限信号，频带范围为 $\left(-\Omega_M,\Omega_M\right)$。如果采样率满足
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$$
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\Omega_s > 2\Omega_M
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$$
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则 $x\left( t \right)$ 可以从其采样信号 $x\left( nT \right)$ 重建：
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$$\begin{equation}
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x\left( t \right) =\sum_{n=-\infty}^{\infty}{x\left( nT \right) \frac{T\sin \left( \Omega _c\left( t-nT \right) \right)}{\pi \left( t-nT \right)}}
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\end{equation}$$
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其中 $\Omega_c$ 为理想低通滤波器的截止频率，$\Omega _M\leqslant \Omega _c\leqslant \Omega _s-\Omega _M$。特别地，若取 $\Omega_c = \displaystyle\frac{\Omega_s}{2} = \frac{\pi}{T}$，则重建公式为
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$$\begin{equation}
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x\left( t \right) =\sum_{n=-\infty}^{\infty}{x\left( nT \right) \mathrm{sinc}\left( \frac{t-nT}{T} \right)}
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\end{equation}$$
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  上述分析过程只涉及连续时间信号的傅里叶变换，而注意到采样信号本质上是离散时间信号，通常采用离散时间傅里叶变换 (DTFT) 分析更为方便。定义 $x\left[ n \right]$ 的离散时间傅里叶变换
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$$\begin{equation} \label{Definition of DTFT}
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X\left( e^{j\omega} \right) =\sum_{n=-\infty}^{\infty}{x\left[ n \right] e^{-j\omega n}}
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\end{equation}$$
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其中 $\omega$ 为归一化角频率 (normalized radian frequency) 或数字角频率，单位为 $\mathrm{rad}$，其与模拟角频率的关系为 $\omega = \displaystyle\frac{\Omega}{F_s} = \frac{\Omega}{T}$。
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  对比式 $\eqref{Definition of DTFT}$ 与 $\eqref{Relationship between the spectrum of the sampled signal and the original signal}$，易知
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$$\begin{equation}
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X\left( e^{j\omega} \right) =\left. X_s\left( j\Omega \right) \right|_{\Omega =\frac{w}{T}}
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\end{equation}$$
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上式表明，$X\left( e^{j\omega} \right)$ 的频率坐标轴进行了归一化，两者本质上描述的都是采样信号的频谱。注意到 $X\left( e^{j\omega} \right)$ 是以 $2\pi$ 为周期的，通常选取一个完整周期 (例如 $\left[-\pi,\pi\right]$) 进行分析即可。
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  对于离散时间信号，经常还会使用z变换进行分析。定义 $x\left[ n \right]$ 的 $z$ 变换为
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$$\begin{equation}
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X\left( z \right) =\sum_{n=-\infty}^{\infty}{x\left[ n \right] z^{-n}}
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\end{equation}$$
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当 $z = e^{j\omega}$ 时，$z$ 变换即为离散时间傅里叶变换。
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  本文假定读者对以上提及的变换及相关的变换域分析方法十分熟悉，因此不再过多阐述，相关内容可参阅数字信号处理教材。
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# 整数倍抽取
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  当信号的数据量较大时，为了减少数据量，便于计算和存储，我们希望降低采样率。这可以通过抽取（decimation）来实现，即从原采样信号中均匀地抽出一些点，形成新的采样信号。具体而言，设抽取前的信号为 $x\left( nT_1 \right) $，现每隔 $D − 1$ 个点抽取一个点，其中 $D$ 为整数，称为抽取因子，于是得到抽取后的信号 $y_D\left( nT_2 \right) $。易知两者的关系为
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$$\begin{equation}\label{1.2.1}
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y_D\left( nT_2 \right) =x\left( nDT_1 \right)
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\end{equation}$$
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其中 $T_1$、$T_2$ 分别为抽取前后的采样间隔，且 $T_2 = DT_1$。[图 1.2(a)](#图1.2) 给出了 $D=3$ 时抽取过程的示意图。
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<span id="图1.2"></span>
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<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2021-12-08-josh-msp-part-1/2021-12-08-josh-msp-part-1-020-DecimationDemostration.png" width=500px alt="图1.2 抽取"/>
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</div>
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  上述关系也可以简记为
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$$\begin{equation}\label{1.2.2}
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y_D\left[ n \right] =x\left[ Dn \right]
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\end{equation}$$
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事实上，式 $\eqref{1.2.1}$ 与 $\eqref{1.2.2}$ 是等价的。第一种记法明确了信号所处的采样率 (即采样间隔的倒数)，这种记法有利于分析一些复杂的多抽样率网络。而第二种记法符合离散时间信号的表示习惯，也更为简便。在本文中，两种记法经常交替使用。值得注意的是，在使用第一种记法时应遵照信号实际的采样率，避免产生歧义。例如，如果将 $y_D\left( nT_2 \right)$ 写成 $y_D\left( nDT_1 \right)$，尽管从数学形式上来看似乎没什么问题 (因为 $T_2 = DT_1$），但由于 $y_D$ 实际所处的采样率为 $F_2 = 1/T_2$，而 $y_D\left( nDT_1 \right)$ 意味着采样率为 $F_1 = 1/T_1$，违背了实际的物理意义。同理，$x\left( nDT_1 \right) $ 也不能写成 $x\left( nT_2 \right)$。
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  抽取只是降低信号的采样率，不会改变信号的幅值，故也称为下采样（downsampling）。实现抽取过程的单元称为抽取器（decimator），记为 $\boxed{\downarrow D}$ ，如[图 1.2(b)](#图1.2) 所示。
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  下面分析信号抽取前后的频域关系。不妨假设 $x\left[ n \right]$、$y_D\left[ n \right]$ 均是由某个连续时间信号 $x_c\left( t \right)$ 采样得到的，即 $x\left[ n \right] =x_c\left( nT_1 \right)$，$y_D\left[ n \right] =x_c\left( nT_2 \right) $，其中 $T_2 = DT_1$。故根据式 $\eqref{Relationship between the spectrum of the sampled signal and the original signal}$，
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$$\begin{aligned}
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x\left[ n \right] =x_c\left( nT_1 \right) \overset{\mathrm{FT}}{\longleftrightarrow}X\left( e^{j\omega _1} \right) =\frac{1}{T_1}\sum_{n=-\infty}^{\infty}{X_c\left[ j\left( \frac{\omega _1-2n\pi}{T_1} \right) \right]}
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\end{aligned}$$
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$$\begin{equation}\label{1.2.4}
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y_D\left[ n \right] =x_c\left( nT_2 \right) \overset{\mathrm{FT}}{\longleftrightarrow}XY_D\left( e^{j\omega _2} \right) =\frac{1}{T_2}\sum_{n=-\infty}^{\infty}{X_c\left[ j\left( \frac{\omega _2-2n\pi}{T_2} \right) \right]}
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\end{equation}$$
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其中 $\omega_1, \omega_2$ 分别为 $F_1, F_2$ 对应的归一化角频率，且 $\omega_2 = \Omega T_2 = \Omega DT_1 = D \omega_1$。
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  将 $T_2 = DT_1$ 代入 $\eqref{1.2.4}$，并令 $n=Dm+k$，
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$$\begin{equation}\begin{aligned}
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Y_D\left( e^{j\omega _2} \right) &=\frac{1}{DT_1}\sum_{n=-\infty}^{\infty}{\begin{array}{c}
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X_c\left[ j\left( \frac{D\omega _1-2n\pi}{DT_1} \right) \right]\\
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\end{array}}
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\\
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||||
&=\frac{1}{DT_1}\sum_{k=0}^{D-1}{\sum_{m=-\infty}^{\infty}{\begin{array}{c}
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||||
X_c\left[ j\left( \frac{D\omega _1-2\pi \left( Dm+k \right)}{DT_1} \right) \right]\\
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||||
\end{array}}}
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\\
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||||
&=\frac{1}{D}\sum_{k=0}^{D-1}{\frac{1}{T_1}\sum_{m=-\infty}^{\infty}{\begin{array}{c}
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||||
X_c\left[ j\left( \frac{\left( \omega _1-2\pi k/D \right) -2m\pi}{T_1} \right) \right]\\
|
||||
\end{array}}}
|
||||
\\
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||||
&=\frac{1}{D}\sum_{k=0}^{D-1}{X\left( e^{j\left( \omega _1-2\pi k/D \right)} \right)}
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\end{aligned}\end{equation}$$
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注意到 $\omega_2 = D\omega_1$，上式等式两端可统一用变量 $\omega_2$ 表示，此时下标也可省略，于是得到信号抽取前后在频域的关系为
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$$\begin{equation}
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Y_D\left( e^{j\omega} \right) =\frac{1}{D}\sum_{k=0}^{D-1}{X\left( e^{j\frac{\omega -2\pi k}{D}} \right)}
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\end{equation}$$
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<!-- # 整数倍内插
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# 分数倍抽样率转换
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# 以时变滤波的角度分析抽样率转换
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# 抽样率转换的 MATALAB 实现
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# 小结 -->
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@@ -0,0 +1,466 @@
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title: 'Josh''s Notes: SystemVerilog 验证 (Part 1 — 验证导论)'
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date: 2022-05-30 11:40:49
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- SystemVerilog
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- Testbench
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- 验证
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categories:
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- [Josh 的学习笔记, SystemVerilog]
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在开始学习有关 System Verilog 语言的细节之前，需要理解如何制订计划来验证手中的设计，以及整个验证计划对 testbench 结构的影响。就像所有房子都有厨房、卧室和浴室一样，所有 testbench 也都需要共享一些用于产生激励、检验响应的结构。本文对 testbench 的构建和设计给出一些引导性的建议和编码风格方面的参考，以满足不同的需要。
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验证工程师能学到的最重要的原则是“Bugs are good”，不要因为害怕 bug 而不敢 debug，每次找到 bug 都应该及时告警并记录下来。任何一个项目中都不可能没有 bug，所以在流片之前每发现一个 bug 都意味着用户手中的产品少一个 bug。我们应该尽可能细致深入地去检验设计，找出所有可能存在的 bug，尽管有时候这些 bug 可能很容易修复。
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本文需要 Verilog 语言基础，面向对 SystemVerilog HVL (Hardware Verification Language, 硬件验证语言) 感兴趣的读者。与 HDL (Hardware Desription Language, 硬件描述语言) 相比，HVL 具有一些特别的性质：
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1. **约束下的随机激励生成** (*Constrained-random stimulus generation*)。
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2. **功能覆盖率** (*Functional coverage*)。
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3. **更高层次的结构**，尤其是面向对象的编程 (*Higher-level structures*, especially object-oriented programming)。
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4. **多线程**及线程间的通信 (*Multithreading* and interprocess communication)。
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5. **支持 HDL 数据类型** (*Support for HDL types* such as Verilog’s 4-state values)。
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6. **集成了事件仿真器**，便于对设计施加控制 (*Tight integration with event-simulator* for control of the design)。
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上述特性使得 HVL 可以创建高度抽象的 testbench，其抽象层次比使用 HDL 或计算机编程语言如 C 所能达到的还要高。
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<!-- more -->
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# 1. 验证流程
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验证的目的是什么？如果说是为了“寻找 bug”，那也只答对了一部分。硬件设计的目的是设计一个**基于设计规范并能完成特定任务的设计**，例如 DVD 播放器、路由器或者雷达信号处理器。验证工程师需要**确保这些设计能够成功地完成预定的任务**——也就是说，确保**设计能够准别表达这些规范**；而设计在超出预定目标之外的行为可以不用关心。
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验证和设计是并行的流程。对于每个设计模块，设计者需要首先了解硬件设计规范/设计输入，理解其中设计需求，然后使用 RTL 代码之类的机器语言创建相应的逻辑。为了完成这个过程，设计者需要知道输入格式、传输函数以及输出格式。在理解设计需求的过程中总是会有模糊的地方，可能因为是设计输入文档本身的表述不清楚，遗漏了细节或者前后不一致。验证工程师必须阅读硬件规范并拟定验证计划，然后按照计划，创建测试来检查 RTL 代码是否准确地实现了满足了所有的规范。
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如果有多人按照同一规范进行解读，那么设计流程可能会出现冗余。验证工程师的工作是阅读同样的硬件设计规范并对其含义做出独立的判断，然后利用测试来检查对应的 RTL 代码是否与理解相一致。
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## 1.1. 不同层次上的测试
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设计中会潜藏着哪些类型的 bug 呢？最容易检测的是在**代码块 (*block*) 层次**上，代码块由每个设计者在模块 (module) 内创建。ALU (Arithmetic-Logic Unit, 运算逻辑单元) 是否正确地执行了两个数的加法？是否每个总线传输都能够成功完成？是否所有的数据包都经过了网络交换机？为了找出这些 bug 而去编写定向测试是一件十分繁琐的事情，原因是这些 bug 都被包含在设计的代码块里。
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除了代码块以外，代码块的**输入输出接口**也是 bug 丛生的地方，通常是因为多个设计者对同一规范产生了不同理解。对于一个给定的协议，什么信号发生了变化？在什么时候变化？第一个设计者按照自己对规范的理解建立了一个总线驱动器，第二个设计者也按照自己的理解建立了一个总线接收器，但两者对规范的理解略有不同。我们的工作就是找到两者在硬件逻辑上有冲突的地方，然后将两者进行统一。
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为了对一个代码块进行仿真，我们需要创建测试集来模拟周围代码块产生激励，这是一件困难而繁琐的事情。好消息是低层次的仿真运行起来会很快。但是，随着代码块数量的增加，可能会在设计和 testbench 中同时找到 bug，因为 testbench 为了提供足够的激励，代码也会很长。当开始对所有的代码块进行合并测试时，它们也会相互激励，测试负担就会相对减少。多个代码块同时仿真可能会发现更多的 bug，但是运行起来也会慢一些。
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在 DUT (Design under Test, DUT) 的最高层次中，整个系统都会被测试，但是仿真过程会简单很多。我们的测试应该尽可能让所有的代码块并发活动。所有的输入输出端口都被激活，处理器正在处理数据，而高速缓存也正在载入数据。有了这些行为以后，数据分配和时序上的 bug 肯定会出现。
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在这个层次上，能够运行更加精细的测试，可以**让 DUT 并发执行多种操作以激活尽可能多的代码块**。如果一个 MP3 播放器正在播放音乐时，用户希望从计算机上下载新的音乐会发生什么？在下载的过程中，用户在播放器上按键又会发生什么？显然，一个实际的设备在被使用时，有些用户会去做这些事情，那为什么不在设备制造之初去做同样的测试呢？这种测试可以把易于使用的产品和经常发生故障的产品区分开来。
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一旦验证了 DUT 能够执行所有预期的功能以后，还需要看一下当出现错误时 DUT 会怎样操作。设计是否能应对只进行了一半的事件，已经受损的数据或控制字段？想要列举出所有可能的问题就很困难，更不用说去判断设计会如何从这些错误中恢复了。所以**错误注入和处理 (Error Injection and Handling) 是验证中最具挑战性的部分**。
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随着设计抽象层次的提高，验证的挑战性也会加大。我们可以确定单个信元是否正确通过 ATM (Asynchronous Transfer Mode, 异步传输模式) 路由器，但如果是一系列有着不同优先权的数据流呢？在最高的抽象层次中，下一个操作应该选择哪个信元并不是显而易见的，可能不得不统计成千上万的信元，以便确定这种集总的操作是否正确。
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最后，**我们永远也无法证明没有任何遗留的 bug**，所以需要不停地尝试新的验证策略。
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## 1.2. 验证计划
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验证计划和硬件规范是紧密联系在一起的，它描述了需要验证什么样的特性，以及采用哪些技术。这些步骤可能包含有定向测试 (directed test) 或随机测试 (random test) 、断言 (assertion)、软硬件协同验证 (HW/SW co-verification)、硬件仿真 (emulation)、形式验证 (formal proof)，以及对验证 IP 的使用等等。有关验证更全面的讨论，可参见 Bergeron 的 *Verification Methodology Manual for
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SystemVerilog* (2006)。
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# 2. Testbench 的基本功能
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Testbench 的用途在于**确定 DUT 的正确性**。包含下列步骤：
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1. 产生激励。
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2. 把激励施加到 DUT 上。
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3. 捕捉响应。
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4. 检验正确性。
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5. 对照整个验证目标测算进展情况。
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有些步骤是 testbench 自动完成的，有些则需要手动操作，所选择的验证方法学决定了上述步骤如何展开。
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# 3. 定向测试
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当需要验证一个设计的正确性时，传统的做法可能是使用定向测试。使用这种方式，首先需要阅读硬件规范，然后写下验证计划，计划上列有各种测试，每个测试针对一系列相关的特性。按照这个计划，接着**编写针对 DUT 具体特性的激励向量，然后使用这些向量对 DUT 进行仿真**。仿真结束后，手动查看一下结果文件和波形，确保设计的行为与预期的一致。一旦测试结果正确，就可以开始下一个测试。
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这种渐进的方法比较容易取得稳步的进展，因而很受那些喜欢看到项目持续向前推进管理者的欢迎。由于创建每个激励向量时并不需要什么基础，所以定向测试的结果也会很快得到。只要给予足够的时间和人力，定向测试对于大部分设计验证来讲都是可以胜任的。
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[图 1.1](#图1.1) 显示了定向测试如何逐步覆盖验证计划中的每个特性。每个测试都针对一个特别的设计元素集合。**如果有足够的时间**，可以写出 100% 覆盖整个验证计划所需要的全部测试。
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<span id="图1.1"></span>
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<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2022-05-30-josh-systemverilog-1/2022-05-30-josh-systemverilog-1-010-DirectedTestProgressOverTime.png" width=500px alt="图 1.1 定向测试随时间的进展"/>
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</div>
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如果没有足够的时间和资源来完成定向测试该怎么办？如[图 1.1](#图1.1)，当在时间往前推进时，覆盖率 (coverage) 可能维持不变。如果设计复杂度翻倍，那么测试就需要增加一倍的时间或者人力，而这种情况是我们所不愿意看到的。因此为了达到 100% 覆盖率的目标，需要一种可以更快找出 bug 的方法。
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[图 1.2](#图1.2) 所示为整个设计空间和各种特性被定向测试案例覆盖的情形。在设计空间里有很多特性 (feature)，其中有些存在 bug，需要编写各种测试 (test) 去覆盖所有的特性并找出 bug。
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<span id="图1.2"></span>
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<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2022-05-30-josh-systemverilog-1/2022-05-30-josh-systemverilog-1-020-DirectedTestCoverage.png" width=800px alt="图 1.2 定向测试的覆盖率"/>
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# 4. 方法学基础
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本文使用如下原则：
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1. 约束下的随机激励。
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2. 功能覆盖率。
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3. 使用事件处理器的分层 testbench。
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4. 对所有测试通用的 testbench。
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5. 独立于 testbench 之外的个性化测试代码。
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这些原则是相关联的。随机激励对于测试复杂设计十分关键。**定向测试可以找出设计中预期的 bug，而随机测试则能够找出预料不到的 bug**。当使用随机激励时，需要用功能覆盖率来评估验证的进展情况。一旦开始使用自动生成的激励，就需要一种能够**自动预测结果**的方式——通常是记分板或者参考模型。建立包括自预测在内的 testbench 基础设施，是一件工作量很大的事情。分层 testbench (layered testbench) 能够把问题分解为容易处理的小块，这样有助于控制复杂度。事件处理器 (transactors) 能够为构建这些小块提供有用的模式。在适当的规划下，可以建立一个 testbench 所需的基础设施，它们能在所有测试中通用并且不需要经常修改，只需要在某些地方放置“hook”，以便测试能够在这些地方执行调整激励或注入错误等特定操作。相反，针对单一测试的个性化代码必须与 testbench 分开，这样可以避免增加基础设施的复杂度。
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建立这种风格的 testbench 所需的时间要比传统的定向 testbench 多得多——尤其是自检的部分。其结果是，可能需要很长的准备时间才能进行第一次可运行的测试。这会给项目管理带来阵痛，所以需要在测试时间表上把这部分考虑进去。从[图 1.3](#图1.3) 中可以看到，第一个随机测试运行前有比较长的初始延迟。
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<span id="图1.3"></span>
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<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2022-05-30-josh-systemverilog-1/2022-05-30-josh-systemverilog-1-030-ConstraineRandomTestProgressOverTimeVSDirectedTesting.png" width=500px alt="图 1.3 约束下的随机测试与定向测试随时间的进度比较"/>
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随机测试的前期准备工作看起来似乎令人不满意，但是其回报却很高。每个随机测试都可以共享这个通用的 testbench，不像每个定向测试都要从零开始编写。每个随机测试都会包含一部分代码，将激励约束到特定的方向上并触发期望的异常，比如创建一个协议违例。其结果是，约束下的随机 testbench 找起 bug 来会比很多定向测试快很多。随着 bug 出现率的下降，应该创建新的随机约束去探索新的区域。最后的几个 bug 可能只能通过定向测试来发现，但是绝大部分的 bug 都应该会在随机测试中出现。
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# 5. 约束下的随机激励<a name="05"></a>
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虽然我们希望仿真器能产生随机激励，但同时又**不希望这些激励数值完全随机**。使用 SystemVerilog 语言可以描述激励的格式 (例如，地址是 32 位；操作码是 ADD 、 SUB 或 STORE；长度 < 32 字节)，然后让仿真器产生满足约束的数值。这些数值会被发送到设计中去，同时也会被发送到一个负责预测仿真结果的高层模块中去。设计的实际输出最终需要和预测输出做对比。
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[图 1.4](#图1.4) 所示为约束下的随机测试在整个设计空间中的覆盖率。
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- 值得注意的是，**一个随机测试的覆盖范围往往比一个定向测试大**。多出来的覆盖部分可能会与其他测试发生交叠，或者探测到事先没有预料到的新区域 (new area)。
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- 在这些新区域中发现 bug 是一件幸运的事情。如果这些对新区域的测试不合法，则需要编写更多的约束去阻止随机测试产生非法的功能。
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- 对于那些约束下的随机测试覆盖不到的地方，可能还需要编写一些定向测试。
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<span id="图1.4"></span>
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<div align="center">
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<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2022-05-30-josh-systemverilog-1/2022-05-30-josh-systemverilog-1-040-ConstrainedRandomTestCoverage.png" width=800px alt="图 1.4 约束下的随机测试覆盖率"/>
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</div>
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[图 1.5](#图1.5) 所示为达到完全覆盖的技术路线：
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1. 从左上角的基本的约束下的随机测试 (constrained random test) 开始，使用不同的种子 (seed) 运行。
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2. 当我们查看功能覆盖率 (functional covrage) 报告时，注意找出覆盖率中的间隙 (hole)，即覆盖盲区。
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3. 针对这些盲区进行最小程度代码修改 (mininal code midification)，可能是使用新的约束 (constraint)，也可能是把错误或延迟加入到 DUT 中。这个外部循环会花掉我们大部分的时间，只有对少数使用随机测试达不到的特性才编写定向测试。
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<span id="图1.5"></span>
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<div align="center">
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<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2022-05-30-josh-systemverilog-1/2022-05-30-josh-systemverilog-1-050-CoverageConvergence.png" width=500px alt="图 1.5 覆盖率收敛"/>
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</div>
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# 6. 我们的随机化对象是什么<a name="06"></a>
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当考虑对一个设计的激励进行随机化时，首先想到的可能是数据字段。这种激励最容易创建——只需调用 `$random()` 即可。问题是这种随机数据在找 bug 方面的回报很小。能够使用随机数据找到的 bug 类型基本上都是在数据路径上的，很可能还都是比特级的错误，还需要找出**控制逻辑上的 bug**。
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此外，需要广泛地考虑所有的设计输入，如下所列：
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1. 设备配置。
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2. 环境配置。
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3. 输入数据。
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4. 协议异常。
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5. 错误和违例。
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6. 时延。
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## 6.1. 设备和环境配置
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在对 RTL 设计进行测试的过程中，察觉不到 bug 的最常见的原因是什么？是因为**没有尝试足够多的不同配置**。很多测试只使用了仅仅经过复位的设计，或者施加固定的初始化向量集把设计引向一个已知的状态。这就好比是在个人电脑上刚刚安装完操作系统，还没有安装任何应用程序的时候，就对操作系统进行测试。测试结果当然会很好，但是并没有挖掘出实际的问题。
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在一个实际的应用环境中，随着 DUT 使用时间的增加，其配置会变得越来越随机。例如，验证一个分时复用的多路开关，它有 2000 个输入通道和 12 个输出通道。这些通道在另外一边可以映射成各种不同的配置。每个输入可能作为单个通道使用，也可能会被进一步分割成多个通道。棘手的是，虽然大部分时间里使用的是几种标准的通道分割方式，但由于其他分割方式的组合也是合法的，所以存在着大量可能的用户配置。
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为了测试这个设备，对于每个通道的配置，工程师都必须写出好几十行的定向测试代码。显然，验证工程师无力应对如此多的通道配置。后来编写了一个 testbench，对每个通道的参数都采用随机化策略，然后把这部分代码放到一个循环里去完成所有开关通道的配置。现在，找出与配置相关的 bug 变得更加容易，而这些 bug 在以前常常不被察觉。
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在实际的应用中，我们的设计所在的环境里会包含其他的部件。当对 DUT 进行验证时，实际上就是把 testbench 连接起来模仿这个环境，应该对整个环境的配置进行随机化，包括仿真的时长、设备的数量，以及它们的配置方式。当然，需要创建约束以确保配置的合法性。
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在另外一个 Synopsys 公司的客户案例中，一家公司设计了一个 I/O 交换芯片，用于把多套 PCI 总线连接到一套内部总线上。在仿真一开始，他们就随机地选择了 PCI 总线的数目 (1~4) 以及总线上设备的数目 (1~8)，而且对每个设备上的参数也进行了随机化（如主从模式、 CSR 地址等等）。他们使用功能覆盖率对测试过的组合进行跟踪，以确保所有可能的组合都被覆盖。
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其他环境参数还包括测试长度、错误注入比率，以及时延模式等。Bergeron (2006) 在这方面有更多的例子。
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## 6.2. 输入数据
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当看到随机激励时，我们可能会想到**选取一个总线写入的事件或 ATM 信元，然后把随机数值填充到其中的数据字段里**。实际上，这种方式相当直接，需要事先估计好所有的分层协议和错误注入，以及记分板的内容和功能覆盖率。
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## 6.3. 协议异常、错误和违例
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最令人沮丧的事情莫过于个人电脑或移动电话之类的设备死机。大多数情况下，唯一的办法就是关机然后重新启动。死机最有可能的原因是，产品内部的一部分逻辑遇到了错误以后无法恢复过来，因此使得设备不能正常工作。
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如何才能阻止这些问题出现在我们创建的硬件上呢？应该尽量尝试去仿真在实际的硬件中可能出现的错误，而且应该针对所有可能出现的错误。如果一个总线事件没有完成会怎么样？如果遇到一个非法的操作呢？设计规范中有没有指出哪两个信号互斥？要对这些情况一一尝试，然后确保设备还能继续正常运作。
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**在尝试使用不当的命令去激励硬件的同时，也应该注意捕捉出现的问题**。例如，重新调用那些互斥的信号。可以增加用于检验的代码来帮忙找出问题所在。这些代码应该至少能够在出错的地方打印一个警告信息，如果能够报告出错误并且使测试停下来则更好。花费大最时间在代码中追溯故障的根源，是一件令人非常不愉快的事情，尤其是在本来如果使用一个简单的断言就可以定位这个错误的情况下。(关于如何在 testbench 和设计代码中编写断言，可以参考 Vijayaraghavan 和 Ramanathan 在 2005 出版的著作。) 只要确保能够使代码在出错的地方停止仿真，那么就很容易应对测试中的错误。
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## 6.4. 时延和同步
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Testbench 应该以多快的速度发送激励呢？使用**约束下的随机时延**有助于捕捉协议上的 bug。时延最短的测试运行速度最快，但它产生不了所有可能的激励。可以创建一个 testbench 以最快的速度与另一个代码块通信，但那些隐蔽的 bug 往往是在引入间歇性时延之后才被发现的。
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一个代码块对于来自同一接口的所有可能激励也许都能正常工作，但如果同时面对多个输入，隐蔽的 bug 可能就会出现。尝试协调各个驱动器使它们能够在不同的速率下进行通信。如果输入以可能的最快速率到达，而输出却被卡在一个较低的速率上，该怎么办？如何处理来自多个输人的激励同时到达的情况？如果这此激励带有不同的时延又该怎么办？使用功能覆盖率，可以测量随机生成的各种组合。
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## 6.5. 并行的随机测试
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如何运行测试？每个定向测试都带有一个 testbench，能够产生一组特定的激励和响应向量。如果想改变激励，就需要改变测试。随机测试则包含了 testbench 代码和随机种子。如果对同一个测试运行 50 次，每次都采用不同的种子，那么将会得到 50 个不同的激励集合。使用多个种子运行同一个测试可以加大覆盖率，同时也能减少工作量。
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我们需要**为每次仿真选定一个独特的种子**。有些人使用自然时间作为种子，但这依然会引起重复。如果半夜里在一个计算机集群系统上开始 10 项任务会怎么样？多项任务可能会于同一时间在不同的计算机上启动，这样还是会得到相同的随机种子并运行相同的激励。因此，应该把处理器的名称加入到种子里去。如果集群系统里面有多核计算机，那还是可能会出现两个相同的种子，所以在这种情况下应该把处理器核的编号也加到种子里去，这样就能得到独一无二的种子了。
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> 我们还需要对并行仿真的文件组织进行规划。每次仿真都会有一系列的输出文件，例如日志文件和功能覆盖率文件，可以让每个仿真在不同的目录里运行，或者也可以尝试给每个文件取不同的名字。最简单的办法是在目录名后面加上随机种子的值。
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# 7. 功能覆盖率
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本文[第 5 节](#05)和[第 6 节](#06)讲述了如何创建激励并使这些激励遍历整个可能的输入空间。使用这种方法，Testbench 会频繁访问部分区域，但需要花费很长的时间来达到所有可能的状态。即使对仿真时间不加限制，无法达到的状态还是永远也不会被访问到，因此需要知道哪些部分已经被验证过，这样才能对验证计划中的项目进行核对。
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对功能覆盖率的测量和使用包含了几个步骤。首先，需要在 testbench 中加入代码，用于监控进入设备中的激励，以及设备对激励的反应，并据此确定哪些功能已经被验证过。运行几次仿真，每次使用不同的种子。接下来，把这些仿真的结果合并到一个报告中。然后需要对结果进行分析，最后决定如何采用新的激励来达到那些尚未被测试到的条件和逻辑。
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## 7.1. 从功能覆盖率到激励的反馈
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随机测试需要使用反馈 (feedback)。最初的测试会被运行很多次，使用不同的种子，创建很多互异的输入序列。但是到了最后，即使使用新的种子，所产生的激励也很可能无法在设计空间中探测到新区域。**随着功能覆盖率逐渐接近极限，需要改变测试，以期能找出新的方法去达到那些尚未被覆盖的区域**。这被称为“覆盖率驱动的验证”，如[图 1.6](#图1.6) 所示。
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<span id="图1.6"></span>
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<div align="center">
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<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2022-05-30-josh-systemverilog-1/2022-05-30-josh-systemverilog-1-060-TestProgressWithAndWithoutFeedback.png" width=500px alt="图 1.6 带反馈和不带反馈的测试进展"/>
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</div>
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Testbench 有没有可能为我们做到这一点呢？假设现在需要使用 testbench 在每个周期为处理器产生一个总线事件，并为总线事件做出终止判断（成功、校验错误、重试）。在没有使用 HVL 的时候，通常会编写一个很长的定向测试集，然后花费了很多天的工夫编排终止判断代码，并让它们在合适的周期里给出判断。经过了大量的手动分析以后才得出成功的结论达到 100 ％的覆盖率。但之后可能由于处理器的时序有了一点微小的改变，不得不重新分析测试并改变激励。
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更加有效的测试策略是**使用随机总线事件和终止判断**。运行的时间越长，覆盖率就会越高。另外的一个好处是，这种测试在创建激励时灵活性很高，足以应对设计时序有改变的情形。为了做到这一点，可以在测试代码中加入一个反馈循环，用于监测己生成的激励 (是否已经产生所有写周期？) 并根据情况调整约束的权重 (把写的权重降到零)。这种改进能大大缩减达到完全覆盖的时间，而且只需要很少量的人工干预。
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其实，这并不是一种典型的情况，因为从功能覆盖率到激励的反馈往往是微不足道的。在实际的设计中，应该如何改变激励以使它达到一个期望的设计状态呢？这不仅要求对设计有深入的了解，而且还需要高超的形式验证技术。总之答案并不简单，所以**在约束下的随机激励中很少采用动态反馈**。相反地，**需要手动分析覆盖率报告，然后调整随机约束**。
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有些形式分析工具如 Magellan (Synopsys, 2003) 用到了反馈。它首先对设计进行分析并找出所有可以达到的互异状态。然后运行一小段仿真看有多少状态被访问到。最后，在状态机和设计输入之间进行搜索并计算出达到所有遗留状态所需要的激励，然后 Magellan 再把这些激励施加到 DUT 上。
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# 8. Testbench 的构建
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在仿真时，**testbench 会把整个 DUT 包围起来**，就像一个硬件测试器连接到一个物理芯片上一样，如[图 1.7](#图1.7) 所示。testbench 和测试仪器都会产生激励并捕捉响应。不同的是，testbench 需要工作在一个很宽的抽象层次范围内，同时创建事件和激励序列并最终转换成比特向量。而测试仪器则只工作在比特级上。
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<span id="图1.7"></span>
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<div align="center">
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<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2022-05-30-josh-systemverilog-1/2022-05-30-josh-systemverilog-1-070-TheTestbenchDesignEnvironment.png" width=450px alt="图 1.7 Testbench 与设计环境"/>
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</div>
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Testbench 模块里都包含了什么呢？有很多的 BFM (Bus Functional Models, 总线功能模型)，可以把它们看成是 testbench 构件 (components) ——从 DUT 的角度看，它们和真实的构件没什么两样，但它们其实只是 testbench 的组成部分，并非 RTL 设计。如果实际应用中设备被连接到 AMBA、USB、PCI 和 SPI 总线上，那么就必须**在 testbench 中建立能够产生激励并校验响应的等效构件**，如[图 1.8](#图1.8) 所示。这些构件并不是带有细节的可综合模型，而是遵循协议并且执行速度更快的高层次事件处理器。如果把设计原型在 FPGA 上实现或者是进行硬件仿真，那么这些 BFM 就需要是可综合的。
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<span id="图1.8"></span>
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<div align="center">
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<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2022-05-30-josh-systemverilog-1/2022-05-30-josh-systemverilog-1-080-TestbenchComponents.png" width=450px alt="图 1.8 Testbench 构件"/>
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</div>
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# 9. 分层 testbench
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对于任何一种新型的验证方法学来讲，分层的 testbench 是一个关键的概念。虽然分层似乎会使 testbench 变得更复杂，但它能够把代码分而治之，**有助于减轻工作负担**。不要试图去编写一个包含所有功能 (随机产生所有合法和非法的激励，并使用多层协议进行错误注入) 的子程序，因为这样的子程序很快就会变得很复杂，并且难以维护。
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## 9.1. 不分层的 testbench
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在刚开始学习 Verilog 并尝试写测试程序的时候，这些程序看起来可能会和[例 1.1](#例1.1) 所示的用于执行一个简单 APB (AMBA Peripheral Bus, AMBA 外设总线）写入的低层次代码很相似。
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<span id="例1.1"></span>
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``` verilog 例 1.1 驱动 APB 引脚
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module test(PAddr,PWrite,PSel,PWData,PEnable,Rst,clk);
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// 此处省略端口声明
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initial begin
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// 驱动复位
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Rst <= 0;
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# 100 Rst <= 1;
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// 驱动控制总线
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@(posedge clk)
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PAddr <= 16'h50;
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PWData <= 32'h50;
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PWrite <= 1'b1;
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PSel <= 1'b1;
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||||
// 使 PEnable 翻转
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@(posedge clk)
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||||
PEnable <= 1'b1;
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@(posedge clk)
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||||
PEnable< = 1'b0;
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||||
// 校验结果
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if (top.mem.memory[16'h50] == 32'h50)
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||||
$display("Success");
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||||
else
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||||
$display("Error, wrong value in memory");
|
||||
$finish;
|
||||
end
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||||
endmodule
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||||
```
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||||
经过几天连续编写这种代码以后，我们可能会意识到这是一种重复性的劳动，所以会尝试创建可用于总线写入这种普通操作的任务，如[例 1.2](#例1.2) 所示。
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<span id="例1.2"></span>
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``` verilog 例 1.2 一个用于驱动 APB 引脚的任务
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task write(reg [15:0] addr, reg [31:0] data);
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// 驱动控制总线
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@(posedge clk)
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||||
PAddr <= addr;
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PWData <= data;
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||||
PWrite <= 1'b1;
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||||
PSel <= 1'b1;
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||||
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||||
// 使 PEnable 翻转
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||||
@(posedge clk)
|
||||
PEnable <= 1'b1;
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||||
@(posedge clk)
|
||||
PEnable <= 1'b0;
|
||||
endtask
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||||
```
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||||
这样，testbench 就会变得简单一些，如[例 1.3](#例1.3)。
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<span id="例1.3"></span>
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``` verilog 例 1.3 低层次的 Verilog 测试
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module test(PAddr,PWrite,PSel,PWData,PEnable,Rst,clk);
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// 此处省略端口声明
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// 此处省略如例 1.2 给出的任务函数
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initial begin
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reset(); // 设备复位
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write(16'h50, 32'h50); // 把数据写入到存储器中
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||||
// 校验结果
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||||
if (top.mem.memory[16'h50] == 32'h50)
|
||||
$display("Success");
|
||||
else
|
||||
$display("Error, wrong value in memory");
|
||||
$finish;
|
||||
end
|
||||
endmodule
|
||||
```
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||||
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||||
通过把一些通用的操作 (如复位、总线读出和总线写入) 放到一个子程序中，可以提高工作效率并减少错误。这里，物理和命令层的建立只是通往分层 testbench 的第一步。
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## 9.2. 信号和命令层
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[图 1.9](#图1.9) 所示为一个 testbench 中最低的几个层次。
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<span id="图1.9"></span>
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<div align="center">
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<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2022-05-30-josh-systemverilog-1/2022-05-30-josh-systemverilog-1-090-SignalAndCommandLlayers.png" width=500px alt="图 1.9 信号和命令层"/>
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</div>
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||||
在底部的**信号层** (*signal*)，包含 DUT 和把 DUT 连接到 testbench 的信号。
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再往上一层是**命令层** (*command*)。执行总线读写命令的驱动器驱动 DUT 的输入。DUT 的输出与监视器 (monitor) 相连，监视器负责检测信号的变化，并把这些变化按照命令分组。断言 (assertion) 也穿过命令层和信号层，它们负责监视独立的信号以寻找穿越整个命令的信号变化。
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## 9.3. 功能层
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[图 1.10](#图1.10) 给出了为加上**功能层** (*functional*) 的 testbench，功能层向下面对的是命令层。代理 (agent, 在 VMM 中称为事件处理器) 接收到来自上层的事件，例如，DMA 读或写，把它们分解成独立的命令。这些命令也被送往用于预测事件结果的记分板 (scoreboard)。检验器 (checker) 则负责比较来自监视器和记分板的命令。
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<span id="图1.10"></span>
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<div align="center">
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<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2022-05-30-josh-systemverilog-1/2022-05-30-josh-systemverilog-1-100-TestbenchWithFunctionalLlayerAdded.png" width=500px alt="图 1.10 加上功能层的 testbench"/>
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</div>
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||||
## 9.4. 场景层
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[图 1.11](#图1.11) 所示，功能层被位于**场景层** (*scenario*) 中的发生器 (generator) 所驱动。什么是场景呢？记住一点，验证工程师的工作是确保 DUT 能够完成预期的任务。比如 MP3 播放器，它能一边播放事先存储好的音乐，一边从一台主机上下载新的音乐，并且同时对用户输入如音量调整或音轨控制等操作保持响应。这中间的每一个操作都能称为一个场景。下载一个音乐文件需要若于步骤，例如前期准备时的控制寄存器的读写操作，歌曲传送过程中多次 DMA 写操作，以及之后的很多读写操作。场景层就是负责组织协调这些步骤的，操作的参数如音轨大小和寄存器位置等都采用约束下的随机值。
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<span id="图1.11"></span>
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<div align="center">
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<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2022-05-30-josh-systemverilog-1/2022-05-30-josh-systemverilog-1-110-TestbenchWithScenarioLayerAdded.png" width=500px alt="图 1.11 加上场景层的 testbench"/>
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||||
</div>
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||||
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||||
在 testbench **环境** (*environment*) 中的这些块 ([图 1.11](#图1.11) 虚线框内) 是在刚开始开发的时候画出来的。随着项目的进展，它们可能会有一些变化，也可能会加入一些功能，但是这些块对于每个独立的测试都是不应改变的。可以通过在代码中留下“hook”来做到这一点，这样即使这些块的行为需要在测试时改变，也不必重新编写代码。“hook”可以使用工厂模式 (factory patterns) 和回调函数 (callbacks) 来创建。
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## 9.5. 测试的层次和功能覆盖率
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现在到了 testbench 的最顶层——测试层，如[图 1.12](#图1.12)。DUT 模块间的 bug 是比较难以发现的，因为这些模块可能是不同的人按照不同的规范设计出来的。
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<span id="图1.12"></span>
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<div align="center">
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<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2022-05-30-josh-systemverilog-1/2022-05-30-josh-systemverilog-1-120-FullTestbenchWithAllLayers.png" width=500px alt="图 1.12 带着所有层次的完整 testbench"/>
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</div>
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||||
这个顶层的测试 (test) 就像一个指挥官：他不演奏任何乐器，但引领着其他人的表演。测试包含了用于创建激励的约束。
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功能覆盖率 (fonctional coverage) 可以衡量所有测试在满足验证计划要求方面的进展。随着各项测量标准的完成，功能覆盖率代码在整个项目过程中会经常变化。由于代码经常被修改，所以它不作为测试环境的组成部分。
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我们可以在约束下的随机环境中创建“定向测试”。只需在随机序列中间插入定向测试的代码，或者把两部分代码并列。定向代码执行期望的任务，而随机的“背景噪声”可能会使 bug 暴露出来，而且 bug 还有可能来自从未被关注过的模块。
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Testbench 中是否需要所有的层次呢？答案要视 DUT 而定。设计越复杂，所需的 testbench 就要越完备。测试层则是必须的。对于一个简单的设计来说，场景层可能过于简单以至于可以把它合并到代理中。
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当然，可能还需要更多的层次。如果 DUT 有多个协议层，那么每个层都应该在 testbench 环境中有对应的层。例如使用 IP 封装了 TCP 流量，然后通过以太网数据包的形式发送，对这种情况的测试应该考虑使用三个独立的层来产生和校验数据，如
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果能够使用已有的验证构件则更好。
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[图 1.12](#图1.12) 中需要注意的最后一点是，它只给出了各块之间一些可能的连接方式，testbench 模块间的连接可能会与之不同。比如测试层可能需要连接到驱动器层以迫使物理 bug 出现。这里给出的只是一些引导——实际当中应该是，需要什么就创建什么。
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# 10. 建立一个分层的 testbench
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现在是学习如何把前面图示的那些构件映射成 SystemVerilog 结构时候了。
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## 10.1. 创建一个简单的驱动器
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首先，来仔细看看其中的一个模块——驱动器。[图 1.13](#图1.13) 所示的驱动器接收来自代理的命令。驱动器可能会注入错误或者增加时延，然后再把命令分解成一些信号的变化，例如总线请求或握手。这样一个 testbench 模块通常被称为“事件处理器 (transactor)”，它的核心部分是一个循环：有关事件处理器的示范代码如[例 1.4](#例1.4) 所示。
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<span id="图1.13"></span>
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<div align="center">
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<img src="https://josh-blog-1257563604.cos.ap-beijing.myqcloud.com/img/2022-05-30-josh-systemverilog-1/2022-05-30-josh-systemverilog-1-130-ConnectionsForTheDriver.png" width=120px alt="图 1.13 带着所有层次的完整 testbench"/>
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</div>
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<span id="例1.4"></span>
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``` verilog 例 1.4 基本的事件处理器代码
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task run();
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done = 0;
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while (!done) begin
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// 获取下一个事件
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// 进行变换
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// 发送事件
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end
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endtask
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```
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后序的文章给出了：
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- 基本的 OOP 以及如何创建一个对象并使对象里面包含事件处理器所需要的子程序和数据，事件处理器的另一个例子是代理，它可能会把一个复杂的事件如 DMA 读分解成多个总线命令；
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- 如何创建一个对象并使对象里面包含构成一个命令所需要的数据和子程序。使用 SystemVerilog 信箱可以实现这些对象在不同的事件处理器之间传递；
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- 还将介绍很多方法，用于在不同层之间交换数据并使事件处理器实现同步。
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# 11. 仿真环境的阶段
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到目前为止，已经学习了环境的构成部分。这些部分在什么时候执行呢？我们希望把各个阶段清楚地定义好，以便协调 testbench，使项目中的所有代码能在一起工作。三个基本的阶段是建立 (build)、运行 (run) 和收尾 (wrap-up)。每个阶段都可以再细分为更小的步骤。
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**建立阶段**可以分为如下步骤。
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1. **生成配置** (*Generate configuration*)：把 DUT 的配置和周围的环境随机化。
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2. **建立环境** (*Build environment*)：基于配置来分配和连接 testbench 构件。Testbench 构件指的是存在于 testbench 中的部分，注意与设计中的物理构件区分开，后者是采用 RTL 代码描述的。例如，如果配置选择了三个总线驱动器，那么 testbench 应该在这个阶段对它们进行分配和初始化。
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3. **对 DUT 进行复位** (*Reset the DUT.*)。
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4. **配置 DUT** (*Configure the DUT*)：基于第一步中生成的配置，载入 DUT 的命令寄存器。
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**运行阶段**是指测试实际运行的阶段，可分为以下步骤。
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1. **启动环境** (*Start environment*)：运行 testbench 构件，例如各种 BFM 和激励发生器。
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2. **运行测试** (*Run the test*)：启动测试然后等待测试完成。定向测试的完成很容易判断，但随机测试却比较困难。可以使用 testbench 的层作为引导。从顶层启动，等待一个层接收完来自上一层 (如果有的话) 的所有输入，接着等待当前层空闲下来，然后再等待下一层。应该同时使用超时检测以确保 DUT 或 testbench 不出现死锁 (lock up)。
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收尾阶段包含如下两个步骤。
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1. **清空** (*Sweep*)：在最下层完成以后，需要等待 DUT 清空最后的事务。
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2. **报告** (*Report*)：一旦 DUT 空闲下来，就可以清空遗留在 testbench 中的数据了。有时候保存在记分板里面的数据从来就没有送出来过，这些数据可能是被 DUT 丢弃掉的。可以根据这些信息创建最终报告，说明测试通过或者失败。如果测试失败，务必把相应的功能覆盖率结果删除，因为它们可能是不正确的。
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如[图 1.12](#图1.12) 所示，测试启动环境以后，环境就会按上述步骤运行。
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# 12. 最大限度的代码重用
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为了验证一个带有数百个特性的复杂设备，必须编写数百个定向测试。如果使用约束下的随机激励，需要编写的测试就会少很多。与定向测试相比，随机测试的主要工作是构建 testbench，使它包含所有较低的层：场景、功能、命令以及信号。这个 testbench 代码要能够被所有的测试使用，所以它需要有很好的**通用性**。
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这些建议似乎是在推荐一个极度复杂的 testbench，但需要记住的是，在 testbench 中每输入一行，就等于给每个单独的测试都减少了一行，相当于在同时创建很多个测试，而这也正是建立一个复杂 testbench 所能获得的巨额回报。
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# 13. Testbench 的性能
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如果你是第一次接触这种方法学的话，可能还是会怀疑它工作起来是否会优于定向测试？一个普遍的质疑便是 testbench 的性能。一个定向测试通常可以在一秒之内运行完，但**约束下的随机测试却要花费数分钟甚至数小时去搜索整个状态空间**。这种论点的问题在于，它忽略了一个在验证上真实存在的瓶颈：创建一个测试所需要的时间。你可以在一天之内手动编写完一个定向测试，然后再花一两天的时间调试并手动验证结果。测试的实际运行时间比起你在其他方面花费的时间其实要少得多。
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创建约束下的随机测试需要几个步骤。
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1. 最重要的一步是建立分层的 testbench，包括自检的部分。这项工作能给所有的测试带来好处，所以是非常值得的。
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2. 按照验证计划中列举的目标创建激励。可以使用随机约束，也可以采用注入错误或协议违例等迂回的方式。以这其中的任何一种方式创建激励所花费的时间可能可以用于创建好儿个定向测试，但是它的回报也要高很多。一个约束下的随机测试能够尝试成千上万种不同的协议违例，而在同样的时间里创建的几个定向测试却只能尝试几种情形，显然前者要比后者好得多。
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3. 功能覆盖率 (约束下的随机测试)。这项任务的开始是创建一个强有力的验证计划，这个计划必须带有清晰而且便于测植的目标。接下来你需要创建 SystemVerilog 代码，在环境中添加工具用于收集数据。最后很重要的一点，你需要
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4. 对结果进行分析，并据此判断是否满足目标要求，如果不满足，应如何修改测试。
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# 14. 结束语
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电子设计复杂度的持续增长要求以一种新颖的、系统的且自动化的方法来创建 testbench。从硬件规范到 RTL 编码、门级综合、芯片制造，以及最后到用户手里，项目每向前推进一步，修复单个 bug 所需要的代价就会增加数倍甚至数十倍。定向测试每次只能测试一个特性，而无法模拟设备在实际应用环境中所面对的复杂的激励和配置。为了得到稳健的设计，**必须使用约束下的随机激励加上功能覆盖率**，才能在可能的限度内创建出最广泛的激励。
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# 参考文献
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1. 克里斯·斯皮尔, 斯皮尔, 张春,等. SystemVerilog验证:测试平台编写指南[M]. 科学出版社, 2009.
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2. Spear C. SystemVerilog for verification: a guide to learning the testbench language features[M]. Springer Science & Business Media, 2008.
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File diff suppressed because it is too large
Load Diff
@@ -0,0 +1,539 @@
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title: 'Josh''s Notes: SystemVerilog 验证 (Part 3 — 过程语句和子程序)'
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categories:
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||||
- - Josh 的学习笔记
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- SystemVerilog
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abbrlink: '43879201'
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date: 2022-06-02 13:24:54
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tags:
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在做设计验证时，需要写很多代码，其中大部分在任务和函数里面。SystemVerilog 在这方面增加了许多改进使得它更接近 C 语言，从而使代码的编写变得更加容易，尤其是在处理参数传递上。
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<!-- more -->
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# 1. 过程语句
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SystemVerilog 从 C 和 C++ 中引入了很多操作符和语句：
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- 可以在 `for` 循环中定义循环变量，它的作用范围仅限于循环内部，从而有助于避免一些 bug。
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- 自动递增符 `++` 和自动递减符 `--` 既可以作为前缀，也可以作为后缀。
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- 如果在 `begin` 或 `fork` 语句中使用标识符，那么在相对应的 `end` 或 `join` 语句中可以放置相同的标号，这使得程序块的首尾匹配更加容易。
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- 也可以把标识符放在 SystemVerilog 的其他结束语句里，例如 `endmodule`、`endtask`、`endfunction` 以及本文将介绍的其他语句。
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[例 3.1](#例3.1) 展示了一些新的语法结构。
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<span id="例3.1"></span>
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``` verilog 例 3.1 新的过程语句和操作符
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initial
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begin : example
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integer array[10], sum, j;
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// 在 for 语句中声明 i
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for (int i=0; i<10; i++) // i 递增
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||||
array[i] = i;
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||||
// Add up values in the array
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||||
sum = array[9];
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j=8;
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do // do...while 循环
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sum += array[j]; // 累加
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while (j--); // 判断 j=0 是否成立
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$display("Sum=%4d", sum); // %4d，指定宽度
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||||
end : example // 结束标识符
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||||
```
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SystemVerilog 为循环功能增加了两个新语句：
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- 第一个是 `continue`，用于在循环中跳过本轮循环剩下的语句而直接进入下一轮循环。
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- 第二个是 `break`，用于终止并跳出循环。
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[例 3.2](#例3.2) 中的循环使用 Verilog-2001 中的文件输入输出系统任务从一个文件中读取命令。如果读到的命令只是一个空行，则执行 `continue` 语句，跳过对这个命令的任何进一步处理。如果读到的命令是 “done”，代码将会执行 `break` 终止循环。
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<span id="例3.2"></span>
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``` verilog 例 3.2 在读取文件时使用 <code>break</code> 和 <code>continue</code>
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initial begin
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bit [127:0] cmd;
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int file, c;
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file = $fopen("commands.txt", "r");
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while (!$feof(file)) begin
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c = $fscanf(file, "%s", cmd);
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case (cmd)
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"": continue; // 空行——跳到本轮循环的末尾
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"done": break; // Done——终止并跳出循环
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... // 处理其他命令
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||||
endcase // case(cmd)
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||||
end
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$fclose(file);
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end
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```
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# 2. 任务、函数以及 `void` 函数
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在 Verilog 中，任务 (task) 和函数 (function) 之间有很明显的区别，其中最重要的一点是，**任务可以消耗时间而函数不能**。函数里面不能带有诸如 `#100` 的时延语句或诸如 `@(posedge clock)`、`wait(ready)` 的阻塞语句，也不能调用任务。另外，Verilog 中的函数必须有返回值，并且返回值必须被使用，例如用到赋值语句中。
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SystemVerilog 对这条限制稍有放宽，允许函数调用任务，但只能在由 `fork... join_none` 语句生成的线程中调用。
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> 不消耗时间的 SystemVerilog 任务应该被定义成 `void` 函数，这种函数没有返回值，这样它就能被任何任务或函数所调用了。从最大灵活性的角度考虑，所有用于调试的子程序都应该定义成 `void` 函数而非任务，以便于被任何其他任务或函数所调用。[例 3.3](#例3.3) 可以输出状态机的当前状态值。
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<span id="例3.3"></span>
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``` verilog 例 3.3 用于调试的 <code>void</code> 函数
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function void print_state(...);
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$display("@%0t: state = %s", $time, cur_state.name());
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endfunction
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```
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||||
在 SystemVerilog 中，如果想调用函数并且忽略它的返回值，可以使用 `void` 进行结果转换，如[例 3.4](#例3.4) 所示。有些仿真器，如 VCS，允许在不使用上述 void 语法的情况下忽略返回值。
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<span id="例3.4"></span>
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``` verilog 例 3.4 忽略函数的返回值
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void'($fscanf(file, "%d", i));
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```
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# 3. 任务和函数概述
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SystemVerilog 在任务和函数上做了一些小改进，使得它们看起来更像 C 或 C++ 的程序。一般情况下，不带参数的子程序在定义或调用时并不需要带空括号 `()`。为清楚起见，本文对此种情形的子程序将全部带括号。
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## 3.1. 在子程序中移除 `begin...end`
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在 SystemVerilog 中，你可能会注意到的第一个改进就是，`begin...end` 块变成可选了，而在 Verilog-1995 中则对单行以外的子程序都是必须的。如[例 3.5](#例3.5) 所示，`task/endtask` 和 `function/endfunction` 的关键词已经足以定义这些子程序的边界了。
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<span id="例3.5"></span>
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``` verilog 例 3.5 不带 <code>begin...end</code> 的简单任务
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task multiple_lines;
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$display("First line");
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$display("Second line");
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endtask : multiple_lines
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```
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# 4. 子程序参数
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SystemVerilog 对子程序的很多改进使参数的声明变得更加方便，同时也扩展了参数的传递方式。
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## 4.1. C 语言风格的子程序参数
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System Verilog 和 Verilog-2001 在任务和函数参数的声明上更加简洁，更少重复。[例 3.6](#例3.6) 中的 Verilog 任务要求对一些参数进行两次声明，一次是方向声明，另一次是类型声明。
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<span id="例3.6"></span>
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``` verilog 例 3.6 Verilog-1995 的子程序参数
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task mytask2;
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output [31:0] x;
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reg [31:0] x;
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input y;
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||||
...
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||||
endtask
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||||
```
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而在 System Verilog 中，可以采用简明的 C 语言风格，如[例 3.7](#例3.7) 所示。但注意**必须使用通用的输入类型 `logic`**。
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<span id="例3.7"></span>
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||||
``` verilog 例 3.7 C 语言风格的子程序参数
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task mytask1 (output logic [31:0] x,
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||||
input logic y);
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...
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||||
endtask
|
||||
```
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## 4.2. 参数的方向
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在声明子程序参数方面还可以有更多的便捷。因为默认的类型和方向是 “logic 输入”，所以在声明类似参数时可不必重复。[例 3.8](#例3.8) 所示为采用 SystemVerilog 的数据类型，但以 Verilog-1995 的风格编写的一个子程序头。
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<span id="例3.8"></span>
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``` verilog 例 3.8 带 Verilog 风格的繁冗的子程序参数
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task T3;
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input a, b;
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logic a, b;
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output [15:0] u, v;
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||||
bit [15:0] u, v;
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||||
...
|
||||
endtask
|
||||
```
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可以把它重写成[例 3.9](#例3.9) 的形式。
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<span id="例3.9"></span>
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``` verilog 例 3.9 使用默认类型的子程序参数
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task T3(a, b, output bit [15:0] u, v);
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```
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参数 `a` 和 `b` 是 1 比特宽度的 logic 输入。参数 `u` 和 `v` 是 16 比特宽度的 bit 类型输出。尽管有这种简洁的编程方式，但不建议使用这种方式，因为这种方式将容易引入一些细小而难以发现的 bug。所以**建议对所有子程序参数的声明都带上类型和方向**。
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## 4.3. 高级的参数类型
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Verilog 对参数的处理方式很简单：在子程序的开头把 `input` 和 `inout` 的值复制给本地变量，在子程序退出时则复制 `output` 和 `inout` 的值。除了标量以外，没有任何把存储器传递给 Verilog 子程序的办法。
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在 SystemVerilog 中，参数的传递方式可以指定为引用而不是复制。这种 `ref` 参数类型比 `input`、`output` 或 `inout` 更好用。首先，把数组传递给子程序。
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<span id="例3.10"></span>
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``` verilog 例 3.10 使用 <code>ref</code> 和 <code>const</code> 传递数组
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function void print_checksum (const ref bit [31:0] a[]);
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bit [31:0] checksum = 0;
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for (int i=0; i<a.size(); i++)
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checksum ^= a[i];
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$display("The array checksum is %0d", checksum);
|
||||
endfunction
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```
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SystemVerilog 允许不带 `ref` 进行数组参数的传递，这时数组会被复制到堆栈区里。这种操作的代价很高，除非是对特别小的数组。
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SystemVerilog 的语言参考手册 (LRM) 规定了 `ref` 参数只能被用于带自动存储的子程序中。如果对程序或模块指明了 `automatic` 属性，则整个子程序内部都是自动存储的。
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||||
[例 3.10](#例3.10) 也用到了 `const` 修饰符，其结果是，**虽然数组变量 `a` 指向了调用程序中的数组，但子程序不能修改数组的值**。如果试图改变数组的值，编译器将报错。
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||||
> 向子程序传递数组时应尽量使用 `ref` 以获取最佳性能。如果不希望子程序改变数组的值，可以使用 `const ref` 类型。这种情况下，编译器会进行检查以确保数组不被子程序修改。
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||||
`ref` 参数的第二个好处是**可以在任务里修改变量，并且修改结果对调用它的函数随时可见**。当有若干并发执行的线程时，这样操作可以提供一种简单的信息传递方式。
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||||
在[例 3.11](#例3.11) 中，一旦 `bus.enable` 有效，初始化块中的 `thread2` 块马上就可以获取来自存储器的数据，而不用等到 `bus_read` 任务完成总线上的数据处理后返回，这可能需要若干个时钟周期。由于参数 `data` 是以 `ref` 方式传递的，所以只要任务里的 `data` 一有变化，`@data` 语句就会触发。如果你把 `data` 声明为 `output`，则 `@data` 语句就要等到总线处理完成后才能触发。
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<span id="例3.11"></span>
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||||
``` verilog 例 3.11 在多线程间使用 <code>ref</code>
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task bus_read(input logic [31:0] addr,
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ref logic [31:0] data);
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// 请求总线并驱动地址
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bus.request = 1'b1;
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@(posedge bus.grant) bus.addr = addr;
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// 等待来自存储器的数据
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@(posedge bus.enable) data = bus.data;
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// 释放总线并等待许可
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bus.request = 1'b0;
|
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@(negedge bus.grant);
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endtask
|
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||||
logic [31:0] addr, data;
|
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initial
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fork
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bus_read(addr, data);
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||||
thread2: begin
|
||||
@data; // 在数据变化时触发
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||||
$display("Read %h from bus", data);
|
||||
end
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||||
join
|
||||
```
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## 4.4. 参数的默认值
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当测试程序越来越复杂时，会希望在不破坏已有代码的情况下增加额外的控制。在[例 3.10](#例3.10) 的函数里，可能想把数组中间部分元素的校验和打印出来，但是又不希望改写代码，为每次函数调用增加额外的参数。在 SystemVerilog 中，可以为参数指定一个默认值，如果在调用时不指明参数，则使用默认值。[例 3.12](#例3.12) 为 `print_checksum` 函数增加了 `low` 和 `high` 两个参数，这样就能够打印出指定范围内的数组内容的校验和。
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||||
<span id="例3.12"></span>
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||||
``` verilog 例 3.12 带默认参数值的函数
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function void print_checksum(ref bit [31:0] a[],
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input bit [31:0] low = 0,
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||||
input int high = -1);
|
||||
bit [31:0] checksum = 0;
|
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||||
if (high == -1 || high >= a.size())
|
||||
high = a.size()-1;
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|
||||
for (int i=low; i<=high; i++)
|
||||
checksum += a[i];
|
||||
$display("The array checksum is %0d", sum);
|
||||
endfunction
|
||||
```
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||||
可以使用如[例 3.13](#例3.13) 所示的方式调用这个函数。注意，第一个调用对两种形式的 `print_checksum` 子程序都是可行的。
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<span id="例3.13"></span>
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``` verilog 例 3.13 使用参数的默认值
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print_checksum(a); // a[0:size()-1]中所有元素的校验和——默认情况
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print_checksum(a, 2, 4); // a[2:4]中所有元素的校验和
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print_checksum(a, 1); // 从 1 开始
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print_checksum(a,, 2); // a[0:2]中所有元素的校验和
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print_checksum(); // 编译错误：a 没有默认值
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```
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使用 -1 (或其他任何越界值) 作为默认值，对于获知调用时是否有指定值，不失为一个好方法。
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Verilog 中的 `for` 循环总是在执行初始化 (`int i=low`) 和条件测试 (`i<=high`) 之后再开始循环。所以，如果不小心把一个大于 `high` 或数组宽度的数值传递给 `low`，那么 `for` 循环的循环体将不会被执行。
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## 4.5. 采用名字进行参数传递
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在 SystemVerilog 的语言参考手册 (LRM) 中，任务或函数的参数有时被称为端口 (port)，就跟模块的接口一样。如果有一个带着许多参数的任务或函数，其中一些参数有缺省值，而又只想对它们中的部分参数进行设置，那么可以通过采用类似 `port` 的语法指定子程序参数名字的方式来指定一个子集，如[例 3.14](#例3.14) 所示。
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<span id="例3.14"></span>
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``` verilog 例 3.14 采用名字进行参数传递
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task many (input int a=1, b=2, c=3, d=4);
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$display("%0d %0d %0d %0d", a, b, c, d);
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endtask
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initial begin // a b c d
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many(6, 7, 8, 9); // 6 7 8 9 指定所有值
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many(); // 1 2 3 4 使用默认值
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many(.c(5)); // 1 2 5 4 只指定 c
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many(, 6, .d(8)); // 1 6 3 8 混合方式
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end
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```
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## 4.6. 常见的代码错误
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> 在编写子程序代码时最容易犯的错误就是，往往会忘记，在默认情况下，参数的类型是与其前一个参数相同的，而第一个参数的默认类型是单比特输入。先看看[例 3.15](#例3.15) 所示的简单的任务头。
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<span id="例3.15"></span>
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``` verilog 例 3.15 原始的任务头
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task sticky(int a, b);
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```
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这两个参数都是整型输入。在编写这个任务时，由于需要访问一个数组，因此又加入了一个新的数组参数，并且使用 `ref` 类型以便让数组值不被复制。修改后的子程序头如[例 3.16](#例3.16) 所示。
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<span id="例3.16"></span>
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``` verilog 例 3.16 加入额外数组参数的任务头
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task sticky(ref int array[50],
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int a, b); // 这些变量的方向是什么？
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```
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`a` 和 `b` 的参数类型是什么呢？它们在方向上实际采用的是与前一个参数一致的 `ref` 类型。对简单的 `int` 变量使用 `ref` 通常并无必要，但编译器不会对此做出任何反应，连警告都没有，所以你不会意识到正在使用一个错误的方向类型。
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如果在子程序中使用了非默认输入类型的参数，应该明确指明所有参数的方向，如[例 3.17](#例3.17) 所示。
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<span id="例3.17"></span>
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``` verilog 例 3.17 加入额外数组参数的任务头
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task sticky(ref int array[50],
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input int a, b); // 明确指定方向
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```
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# 5. 子程序的返回
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Verilog 中子程序的结束方式比较简单；当执行完子程序的最后一条语句，程序就会返回到调用子程序的代码上。此外，函数还会返回一个值，该值被赋给与函数同名的变量。
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## 5.1. 返回 (`return`) 语句
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SystemVerilog 增加了 `return` 语句，使子程序中的流程控制变得更方便。[例 3.18](#例3.18) 中的任务由于发现错误而需要提前返回。如果不这样做，那么任务中剩下的部分就必须被放到一个 `else` 条件语句中，从而使得代码变得不规整，可读性也降低了。
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<span id="例3.18"></span>
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``` verilog 例 3.18 在任务中用 <code>return</code> 返回
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task load_array(int len, ref int array[]);
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if (len <= 0) begin
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$display("Bad len");
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return;
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end
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// 任务中其余的代码
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...
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endtask
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```
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`return` 语句也可以简化函数，如[例 3.19](#例3.19) 所示。
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<span id="例3.19"></span>
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``` verilog 例 3.19 在函数中用 <code>return</code> 返回
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function bit transmit(...);
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// Send transaction
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...
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||||
return ~ifc.cb.error; // 返回状态：0=error
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endfunction
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```
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## 5.2. 从函数中返回一个数组
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Verilog 的子程序只能返回一个简单值，如比特、整数或是向量。如果想计算并返回一个数组，那就不是一件容易的事情了。在 SystemVerilog 中，函数可以采用多种方式返回一个数组。
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**第一种方式是定义一个数组类型，然后在函数的声明中使用该类型**。[例 3.20](#例3.20) 使用了[例 2.35](https://josh-gao.top/posts/2a5db13d.html#%E4%BE%8B2.35) 的数组类型，并创建了一个函数来初始化数组。
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<span id="例3.20"></span>
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``` verilog 例 3.20 使用 <code>typedef</code> 从函数中返回一个数组
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typedef int fixed_array5[5];
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fixed_array5 f5;
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function fixed_array5 init(int start);
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foreach (init[i])
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init[i] = i + start;
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endfunction
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initial begin
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f5 = init(5);
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foreach (f5[i])
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$display("f5[%0d] = %0d", i, f5[i]);
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||||
end
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```
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使用上述代码的一个问题是，函数 `init` 创建了一个数组，该数组的值被拷贝到数组 `f5` 中。如果数组很大，那么可能会引起性能上的问题。
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**另一种方式是通过引用来进行数组参数的传递**。最简单的办法是以 ref 参数的形式将数组传递到函数里，如[例 3.21](#例3.21) 所示。
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<span id="例3.21"></span>
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``` verilog 例 3.21 把数组作为 <code>ref</code> 参数传递给函数
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function void init(ref int f[5], input int start);
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foreach (f[i])
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f[i] = i + start;
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endfunction
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int fa[5];
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initial begin
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init(fa, 5);
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foreach (fa[i])
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$display("fa[%0d] = %0d", i, fa[i]);
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||||
end
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```
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从函数中返回数组的最后一种方式是将数组包装到一个类中，然后返回对象的句柄。
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# 6. 局部数据存储
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Verilog 在 20 世纪 80 年代被创建时，最初的目的是用来描述硬件。因此，语言中的所有对象都是静态分配的。特别是，子程序参数和局部变量是被存放在固定位置的，而不像其他编程语言那样存放在堆栈区里。诸如递归子程序一类的动态代码没有对应的芯片实现方式，那还有什么必要为它们建模呢？对于那些做验证的软件工程师来说，使用 Verilog
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可能会有些困难，他们已经习惯了像 C 一类的基于堆栈区 (stack-based) 的语言，因而在使用子程序库创建复杂 testbench 方面可能会显得力不从心。
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## 6.1. 自动存储
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在 Verilog-1995 里，如果试图在测试程序里的多个地方调用同一个任务，由于任务里的局部变量会使用共享的静态存储区，所以不同的线程之间会窜用这些局部变量。在Verilog-2001 里，可以指定任务、函数和模块使用自动存储，从而迫使仿真器使用堆栈区存储局部变量。
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> 在 SystemVerilog 中，模块 (`module`) 和 `program` 块中的子程序默认情况下仍然使用静态存储。如果要使用自动存储，则必须在程序语句中加入 `automatic` 关键词。后续会详细讲解用于编写 testbench 代码的 `program` 块，以及如何在创建多线程时使用动态存储。
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[例 3.22](#例3.22) 所示的是一个用于监测数据何时被写人存储器的任务。
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<span id="例3.22"></span>
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``` verilog 例 3.22 在 <code>program</code> 块中指定自动存储方式
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program automatic test;
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task wait_for_mem(input [31:0] addr, expect_data,
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output success);
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while (bus.addr !== addr)
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@(bus.addr);
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success = (bus.data == expect_data);
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endtask
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...
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||||
endprogram
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```
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因为参数 `addr` 和 `expect_data` 在每次调用时都使用不同的存储空间，所以对这个任务同时进行多次调用是没有问题的。但如果没有修饰符 `automatic`，由于第一次调用的任务处于等待状态，所以对 `wait_for_mem` 的第二次调用会覆盖它的两个参数。
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## 6.2. 变量的初始化
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> 当试图在声明中初始化局部变量时，类似的问题也会出现，因为局部变量实际上在仿真开始前就被赋了初值。常规的解决方法是**避免在变量声明中赋予除常数以外的任何值**。对局部变量使用单独的赋值语句也会使控制变得更方便。
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[例 3.23](#例3.23) 中的任务在检测总线五个周期以后，创建了一个局部变量并试图把当前地址总线的值作为初值赋给它。
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<span id="例3.23"></span>
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``` verilog 例 3.23 静态初始化的 bug
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program initialization; // 有 bug 的版本
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task check_bus;
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repeat (5) @(posedge clock);
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if (bus_cmd == 'READ) begin
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// 何时对 local_addr 赋初值？
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logic [7:0] local_addr = addr<<2; // Bug
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$display("Local Addr = %h", local_addr);
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end
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endtask
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||||
endprogram
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```
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存在的 bug 是，变量 `local_addr` 是静态分配的，所以实际上在仿真的一开始它就有了初值，而不是等到进入 `begin ... end` 块中才进行初始化。同样，解决的办法是把程序块声明为 `automatic`，如同[例 3.24](#例3.24) 所示。
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<span id="例3.24"></span>
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``` verilog 例 3.24 修复静态初始化的 bug：使用 <code>automatic</code>
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program automatic initialization; // Bug 被修复
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...
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endprogram
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```
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此外，如果不在声明中初始化变量，那这个 bug 也可以避免，只是这种方式不太好记住，尤其是对习惯了 C 语言的程序员。[例 3.25](#例3.25) 给出了一种较为可取的编码风格，用于分离声明和初始化。
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<span id="例3.25"></span>
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``` verilog 例 3.25 修复静态初始化的 bug：把声明和初始化拆开
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logic [7:0] local_addr
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local_addr = addr << 2; // Bug
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```
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# 7. 时间值
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SystemVerilog 有几种新结构使你可以非常明确地在系统中指明时间值。
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## 7.1. 时间单位和精度
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当使用编译指示语句 `'timescale` 时，在编译文件时就必须按照适当的顺序以确保所有的时延都采用适宜的量程和精度。`timeunit` 和 `timeprecision` 声明语句可以明确地为每个模块指明时间值，从而避免歧义。[例 3.26](#例3.26) 展示了这些声明语句。注意，如果使用这些语句替代 `` `timescale``，则必须把它们放到每个带有时延的模块里。
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## 7.2. 时间参数
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SystemVerilog 允许使用数值和单位来明确指定一个时间值。代码里可以使用类似 `0.1ns` 和 `20ps` 的时延。只要记得使用 `timeunit` 和 `timeprecision`、或者 `` `timescale`` 即可。还可以通过使用经典的 Verilog 时间函数 `$timeformat`，`$time` 和 `$realtime` 来使代码在时间标度上更清楚。`$timeformat` 的四个参数分别是时间标度 (-9 代表纳秒，-12 代表皮秒)，小数点后的数据精度，时间值之后的后缀字符串，以及显示数值的最小宽度。
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例 3.26 所示的是使用 `$tmeformat()` 和 `%t` 指定符进行格式化后的多种时延以及打印结果。
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<span id="例3.26"></span>
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``` verilog 例 3.26 时间参数和 <code>$timeformat</code>
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module timing;
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timeunit 1ns;
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timeprecision 1ps;
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initial begin
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$timeformat(-9, 3, "ns", 8);
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#1 $display("%t", $realtime); // 1.000ns
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#2ns $display("%t", $realtime); // 3.000ns
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#0.1ns $display("%t", $realtime); // 3.100ns
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#41ps $display("%t", $realtime); // 3.141ns
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end
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endmodule
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```
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## 7.3. 时间和变量
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可以把时间值存放到变量里，并在计算和延时中使用它们。根据当前的时间量程和精度，时间值会被缩放或舍入。`time` 类型的变量不能保存小数时延，因为它们是 64 比特的整数，所以时延的小数部分会被舍入。如果不希望这样，那应该采用 `real` 变量。
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[例 3.27](#例3.27) 使用实 (real) 变量保存精确的数值，它们只在用作时延量的时候才被舍入。
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<span id="例3.27"></span>
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``` verilog 例 3.27 时间变量及舍入
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`timescale 1ps/1ps
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module ps;
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initial begin
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real rdelay = 800fs; // 以 0.800 存储
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time tdelay = 800fs; // 舍入后得到 1
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$timeformat(-15, 0, "fs", 5);
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#rdelay; // 时延舍入后得到 1ps
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$display("%t", rdelay); // "800fs"
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#tdelay; // 再次延时 1ps
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$display("%t", tdelay); // "1000fs"
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end
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endmodule
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```
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## 7.4. `$time` 与 `$realtime` 的对比
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系统任务 `$time` 的返回值是一个根据所在模块的时间精度要求进行舍入的整数，不带小数部分，而 `$realtime` 的返回值则是一个带小数部分的完整实数。本文为简洁起见，所举例子中全部使用 `$time`，但请不要忘记，testbench 可能需要使用 `$realtime`。
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# 8. 结束语
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SystemVerilog 的程序化结构和任务、函数中的新特点使得它与诸如 C/C++ 一类的编程语言更加接近，从而也更便于编写 testbench。和 C/C++ 相比，SystemVerilog 还拥有额外的 HDL 结构，例如，时序控制、简单的线程控制和四态逻辑等。
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# 参考文献
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1. 克里斯·斯皮尔, 斯皮尔, 张春,等. SystemVerilog验证:测试平台编写指南[M]. 科学出版社, 2009.
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2. Spear C. SystemVerilog for verification: a guide to learning the testbench language features[M]. Springer Science & Business Media, 2008.
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@@ -0,0 +1,6 @@
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title: about
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date: 2020-11-25 16:12:56
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||||
type: about
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comments: false
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@@ -0,0 +1,6 @@
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title: categories
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date: 2020-11-24 21:28:48
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comments: false
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
||||
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|
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|
||||
<path class="st2" d="M71.15,25.19c0,0.24,0.06,0.42,0.24,0.54c0.12,0.12,0.3,0.24,0.48,0.24c0.18,0,0.42-0.12,0.54-0.24
|
||||
s0.18-0.3,0.18-0.54c0-0.18-0.06-0.36-0.18-0.48c-0.12-0.18-0.36-0.24-0.54-0.24c-0.18,0-0.36,0.06-0.48,0.24
|
||||
C71.21,24.83,71.15,25.01,71.15,25.19 M73.19,25.19c0,0.36-0.18,0.66-0.42,0.9c-0.24,0.24-0.54,0.42-0.9,0.42
|
||||
c-0.3,0-0.66-0.18-0.9-0.42c-0.24-0.24-0.36-0.54-0.36-0.9c0-0.3,0.12-0.66,0.36-0.9c0.24-0.24,0.6-0.36,0.9-0.36
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||||
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|
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|
||||
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|
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|
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|
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|
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|
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|
||||
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|
||||
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|
||||
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|
||||
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|
||||
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|
||||
L193.25,40.13z M203.87,44.99l-1.08-0.3l3.9-14.64l1.08,0.3L203.87,44.99z"/>
|
||||
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|
||||
L215.45,25.31z M208.55,22.37l8.22,2.16l-0.72,2.76l-8.22-2.22L208.55,22.37z"/>
|
||||
<path class="st2" d="M204.23,56.99c0.18-0.12,0.3-0.3,0.36-0.48c0.06-0.18,0-0.36-0.06-0.54c-0.12-0.18-0.3-0.3-0.48-0.36
|
||||
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|
||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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L21.53-12.79z"/>
|
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|
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<path class="st2" d="M135.11-14.83l-2.7-10.08l-1.08,0.3l2.7,10.08L135.11-14.83 M133.19-26.29l3.3,12.24l-3.24,0.84l-3.24-12.18
|
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|
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L156.89-32.59z"/>
|
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<path class="st2" d="M160.13-22.8l-2.04-7.74l-0.6,0.18l2.04,7.74L160.13-22.8 M158.87-31.86l2.64,9.84l-2.76,0.72l-2.64-9.84
|
||||
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|
||||
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|
||||
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|
||||
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|
||||
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|
||||
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|
||||
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|
||||
C128.21-18.19,128.33-18.01,128.51-17.95 M129.53-19.69c0.3,0.18,0.54,0.48,0.6,0.78c0.12,0.36,0.06,0.66-0.12,0.96
|
||||
c-0.18,0.3-0.48,0.54-0.78,0.6c-0.36,0.12-0.66,0.06-0.96-0.12c-0.3-0.18-0.54-0.42-0.6-0.78c-0.12-0.3-0.06-0.66,0.12-0.96
|
||||
c0.18-0.3,0.42-0.48,0.78-0.6C128.87-19.87,129.23-19.87,129.53-19.69z M166.91-28.21l-0.3-1.02l1.02-0.3l0.3,1.08L166.91-28.21z
|
||||
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|
||||
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|
||||
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|
||||
C165.77-25.33,166.55-25.21,167.39-25.39z M166.01-32.59l2.04,7.56l-0.3,0.12c-1.02,0.3-2.1,0.12-3-0.36
|
||||
c-0.9-0.54-1.56-1.38-1.86-2.4c-0.24-1.02-0.12-2.1,0.42-3c0.54-0.9,1.38-1.56,2.4-1.86c0,0,0,0,0.06,0L166.01-32.59z"/>
|
||||
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|
||||
l-4.68-17.52L145.67-51.01z"/>
|
||||
<path class="st2" d="M145.31-7.08l-0.3-1.08l10.8-2.88l0.3,1.02L145.31-7.08 M147.17-1.44l-0.3-1.08l10.74-2.88l0.3,1.08
|
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|
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|
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<path class="st2" d="M158.57,0.17l-4.14-15.42l-9.72,2.64l4.14,15.36L158.57,0.17 M155.21-16.57l4.68,17.52l-11.82,3.12l-4.68-17.46
|
||||
L155.21-16.57z"/>
|
||||
<path class="st2" d="M154.97,1.25l-4.44-16.44l1.08-0.24l4.38,16.44L154.97,1.25 M151.31,2.69l-4.44-16.5l1.08-0.24l4.38,16.44
|
||||
L151.31,2.69z"/>
|
||||
<path class="st2" d="M257.09-29.29l7.38-7.38l-0.78-0.84l-7.44,7.38L257.09-29.29 M266.03-36.67l-8.94,8.94l-2.34-2.4l8.94-8.94
|
||||
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|
||||
L283.37-19.39z"/>
|
||||
<path class="st2" d="M276.47-11.59l5.7-5.7l-0.42-0.42l-5.7,5.64L276.47-11.59 M283.73-17.29l-7.26,7.2l-1.98-1.98l7.26-7.2
|
||||
L283.73-17.29z M259.19-28.93l5.64-5.7l-0.42-0.42l-5.7,5.64L259.19-28.93z M266.39-34.63l-7.2,7.26l-1.98-2.04l7.2-7.2
|
||||
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|
||||
L276.53-37.69z M267.05-30.91l0.78-0.78l10.74,10.74l-0.78,0.78L267.05-30.91z"/>
|
||||
<path class="st2" d="M257.39-35.59l0.78-0.78l1.56,1.56l-0.78,0.78L257.39-35.59 M278.27-11.05l4.5-4.44l-0.48-0.48l-4.44,4.5
|
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L278.27-11.05z M284.27-15.49l-6,6l-1.98-1.98l6-6L284.27-15.49z"/>
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|
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