finish post, zynq dynamic ddr configuration
This commit is contained in:
@@ -1,5 +1,5 @@
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title: Zynq MPSoC/RFSoC 动态配置 DIMM DDR
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title: Zynq MPSoC / RFSoC 动态配置 DIMM DDR
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mathjax: true
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comments: true
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copyright: true
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@@ -22,7 +22,7 @@ abbrlink: 11cd1dc
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date: 2024-06-27 20:06:13
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对于 DIMM 拓扑的 DDR，通常可以使用 I2C 对搭载在 DIMM 上的 SDP EEPROM 进行读取后获得配置参数，然后对 DDR 控制器进行配置。
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对于 DIMM 拓扑的 DDR，通常可以使用 I2C 对搭载在 DIMM 上的 SPD EEPROM 进行读取后获得配置参数，然后对 DDR 控制器进行配置。
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AMD Xilinx UG1085 的 [Dynamic DDR Configuration](https://docs.amd.com/r/en-US/ug1085-zynq-ultrascale-trm/Dynamic-DDR-Configuration) 一节指出，当 DDR 控制器处于复位状态时，可以在运行时通过 FSBL 获取 DDR 参数并对 DDR 控制器进行初始化。
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@@ -51,9 +51,9 @@ AMD Xilinx UG1085 的 [Dynamic DDR Configuration](https://docs.amd.com/r/en-US/u
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| Vivado | 2024.1 |
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| Vitis Classic | 2024.1 |
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# Zynq MPSoC/RFSoC 动态 DDR 配置简介
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# Zynq MPSoC / RFSoC 动态 DDR 配置简介
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Zynq MPSoC/RFSoC 动态 DDR 配置具有如下特性：
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Zynq MPSoC / RFSoC 动态 DDR 配置具有如下特性：
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- 无需在 Vivado 中进行改动即可更换 DIMM，并使用动态 DDR 配置初始化 DDR；
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- 支持 DDR3 和 DDR4 DIMM；
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@@ -61,7 +61,7 @@ Zynq MPSoC/RFSoC 动态 DDR 配置具有如下特性：
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{% note warning %}
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**注**：动态 DDR 配置功能仅可用于 PS DIMM DDR，不支持颗粒 DDR。
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动态 DDR 配置功能仅可用于 PS DIMM DDR，不支持颗粒 DDR。
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{% endnote %}
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@@ -71,19 +71,19 @@ Zynq MPSoC/RFSoC 动态 DDR 配置具有如下特性：
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在使用动态 DDR 配置之前，需要在如[图 1](#图1) 的 Vivado 的 PCW GUI 中启用 DDR 控制器，且将“DDR Controller Options”部分设置为：
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- Memory Type - DDR4 or DDR3
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- Components - UDIMM or RDIMM
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- ECC - Enabled or Disabled
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- Effective DRAM Bus Width - 64 Bit
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- Memory Type：DDR4 或 DDR3
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- Components：UDIMM 或 RDIMM
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- ECC：Enabled 或 Disabled
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- Effective DRAM Bus Width：64 Bit
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<a id="图1"></a>
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动态 DDR 配置将自动设置“DDR Memory Option”部分的所有参数，如下表。
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动态 DDR 配置将自动读取 SPD 表，并设置“DDR Memory Option”部分的所有参数，如下表。
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| **Option** | **Value** | **Option** | **Value** |
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| ------------------------------- | --------- | ------------------------------- | --------- |
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| Option | Value Example | Option | Value Example |
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| -------------- | --------- | -------------- | --------- |
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| Speed Bin (Use Tooltip) | DDR42133P | DRAM IC Bus Width (per die) | 8 Bits |
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| Cas Latency | 15 | DRAM Device Capacity(per die) | 4096 MBits |
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| RAS to CAS Delay (Cycles) | 15 | Bank Group Address Count (Bits) | 2 |
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@@ -94,10 +94,10 @@ Zynq MPSoC/RFSoC 动态 DDR 配置具有如下特性：
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| tFAW (ns) | 21 | DDR Size (in hexa) | 0XFFFFFFFF (4GB) |
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| Additive Latency (Cycles) | 0 | | |
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而中“Other Options”部分的所有值都需要用户根据需要设置，无法从 SPD 表中获得，如下表。
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而“Other Options”部分的所有值都需要用户根据需要设置，无法从 SPD 表中获得，如下表。
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| **Option** | **Value** | **Option** | **Value** |
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| ------------------------ | ------------ | ----------------------------- | ----------------- |
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| Option | Value Example | Option | Value Example |
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| -------------- | --------- | -------------- | --------- |
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| Memory Address Map | ROW BANK COL | Power Mode Settings | Power Down Enable |
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| Data Mask and DBI | DM NO DBI | Clock Stop |
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| Address Mirroring | | **Refresh Mode Settings** |
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@@ -109,7 +109,7 @@ Zynq MPSoC/RFSoC 动态 DDR 配置具有如下特性：
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## 启用动态 DDR 配置功能
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要动态 DDR 配置功能，需要在 Vivado 中使用 Tcl 命令将参数 `CONFIG.PSU_DYNAMIC_DDR_CONFIG_EN` 置为 1：
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要启用动态 DDR 配置功能，需要在 Vivado 中使用 TCL 命令将参数 `CONFIG.PSU_DYNAMIC_DDR_CONFIG_EN` 置为 1：
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``` tcl
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set_property CONFIG.PSU_DYNAMIC_DDR_CONFIG_EN 1 [get_bd_cells /zynq_ultra_ps_e]
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@@ -121,11 +121,11 @@ set_property CONFIG.PSU_DYNAMIC_DDR_CONFIG_EN 1 [get_bd_cells /zynq_ultra_ps_e]
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然后生成 output products 即可（若除 PS 处理器外还有其他逻辑，则需要重新生成比特流）。FSBL 将会在启动过程中使用该参数，并执行动态 DDR 配置。
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然后重新生成 Output Products 即可（若除 PS 处理器外还有其他逻辑，则需要重新生成比特流）。FSBL 将会在启动过程中使用该参数，并执行动态 DDR 配置。
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{% note info %}
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**注**：如果设置了上述参数却出现了如下警告，是因为 GUI 中 DDR 类型必须为 UDIMM 或 RDIMM，不能为 Component。
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如果设置了上述参数却出现了如下警告，是因为 GUI 中 DDR 类型必须为 UDIMM 或 RDIMM，不能为 Component。
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``` plain
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WARNING: [BD 41-721] Attempt to set value '1' on disabled parameter 'PSU_DYNAMIC_DDR_CONFIG_EN' of cell '/zynq_ultra_ps_e_0' is ignored
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@@ -135,17 +135,17 @@ WARNING: [BD 41-721] Attempt to set value '1' on disabled parameter 'PSU_DYNAMIC
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## I2C 硬件要求
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由于动态 DDR 配置需要在 FSBL 中使用 I2C 读取 DDR SPD EEPROM 中的数据，而在 Xilinx 自动生成 FSBL 中，I2C 读取 DDR SPD EEPROM 的方式不变的，因此**若不想对生成的 FSBL 进行修改，则需要在硬件上适配 FSBL**。
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由于动态 DDR 配置需要在 FSBL 中使用 I2C 读取 DDR SPD EEPROM 中的数据，而在 Xilinx 自动生成 FSBL 中，I2C 读取 DDR SPD EEPROM 的方式是固定的，因此**若不想对生成的 FSBL 进行修改，则需要在硬件上适配 FSBL**。
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Xilinx FSBL 使用 I2C1（1 号 I2C 控制器），借助一个 I2C Mux 与 SPD EEPROM 进行通信，使用的地址为：
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- I2C Mux 地址 = 0x75
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- I2C Slave 地址 = 0b1010001 (0x51)
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- SODIMM SA[2:0] = 0b001
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- I2C Mux 地址： 0x75
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- I2C Slave 地址： 0b1010001 (0x51)
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- SODIMM SA[2:0]： 0b001
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{% note info %}
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**注**：从 Vivado 2019.1 开始，动态 DDR 配置对于所有使用 DIMM DDR 的 Zynq MPSoC 评估板均启用，在使用预置硬件配置时无需额外用户操作。
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从 Vivado 2019.1 开始，动态 DDR 配置对于所有使用 DIMM DDR 的 Zynq MPSoC / RFSoC 评估板均启用，在使用预置硬件配置时无需额外用户操作。
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{% endnote %}
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@@ -153,27 +153,25 @@ Xilinx FSBL 使用 I2C1（1 号 I2C 控制器），借助一个 I2C Mux 与 SPD
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若 I2C 硬件连接不满足上述要求，还可以按照实际连接关系修改 FSBL。FSBL 中使用 I2C 读取 DDR SPD EEPROM 的函数为 `u32 XFsbl_IicReadSpdEeprom(u8 *SpdData)`。
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``` C
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``` c xfsbl_ddr_init.c
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u32 XFsbl_DdrInit(void)
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{
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// ...
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/* Get the Model Part Number from the SPD stored in EEPROM */
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Status = XFsbl_IicReadSpdEeprom(SpdData);
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if (Status != XFSBL_SUCCESS) {
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Status = XFSBL_FAILURE;
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goto END;
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}
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// ...
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}
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```
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下面对函数进行拆解，其是注释已经能够很清楚了。
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下面对函数进行拆解，结合注释可以更好理解操作的过程。
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### 初始化 I2C 控制器
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首先对 I2C 控制器 I2C1 进行初始化。注意从 Vivado/Vitis 2023.2 版本开始，不再依赖于设备的 Device ID 来寻找设备了，而是只是用基地址 Base Address，少了从 Device ID 到 Base Address 这一步操作，从开发的角度来看更为合理了。
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首先对 I2C 控制器 I2C1 进行初始化。值得一提的是，从 Vivado / Vitis 2023.2 版本开始，对设备进行寻址时，不再依赖于设备的 Device ID，而是直接使用基地址 Base Address，少了从 Device ID 到 Base Address 这一步操作，从开发的角度来看更为合理了。
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{% note info %}
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@@ -181,7 +179,7 @@ u32 XFsbl_DdrInit(void)
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{% endnote %}
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``` C
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``` c xfsbl_ddr_init.c
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static u32 XFsbl_IicReadSpdEeprom(u8 *SpdData)
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{
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// ...
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@@ -216,9 +214,9 @@ static u32 XFsbl_IicReadSpdEeprom(u8 *SpdData)
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### 选择 I2C Mux 的 Slave
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由于开发板会有较多的 I2C 外设，而 Zynq MPSoC/RFSoC 搭载的 I2C 控制器数量有限，因此需要通过 I2C Mux 来扩展所连 I2C Slave 的数量。
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由于开发板搭载了较多 I2C 外设，而 Zynq MPSoC / RFSoC 的 I2C 控制器数量有限，因此需要通过 I2C Mux 来扩展所连 I2C Slave 的数量。
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本板卡 I2C1 原理图如[图 3](#图3)，所用 I2C Mux 的型号为 TCA9548A，其地址选择方式如[图 4](#图4)，Slave 选择方式如[图 5](#图5)，和评估板保持一致，因此可以与自动生成的 FSBL 兼容。
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本板卡 I2C1 原理图如[图 3](#图3)，所用 I2C Mux 的型号为 TCA9548A，其地址配置方式如[图 4](#图4)，Slave 选择方式如[图 5](#图5)，这里均和评估板保持一致，因此可以与自动生成的 FSBL 兼容。
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结合[图 3](#图3) 和[图 4](#图4) 可知 I2C Mux 的地址为 `0x75`，从[图 3](#图3) 中可知 PS DDR4 SODIMM 的 I2C 连接在了第 3 号 Slave 的位置，因此按照[图 5](#图5) 需要将 B3 置 1，也即需要向地址为 `0x75` 的 I2C Mux TCA9548A 的控制寄存器中写入 `0x08`。
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@@ -228,23 +226,23 @@ static u32 XFsbl_IicReadSpdEeprom(u8 *SpdData)
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<a id="图4"></a>
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{width=600px}
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{width=600px}
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<a id="图5"></a>
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{width=1000px}
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按照上述分析，下面的代码就不难理解了，首先向地址为 `XFSBL_MUX_ADDR` 的 I2C Mux 写入选通配置 `0x08`，然后从同样地地址回读，验证配置是否正确。
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按照上述分析，下面的代码就不难理解了，首先向地址为 `XFSBL_MUX_ADDR`（默认为 `0x75`）的 I2C Mux 写入选通配置 `0x08`，然后从同样的地址回读，验证配置是否正确。
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{% note info %}
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- 若设计中没有使用到 I2C Mux，而是直接将 I2C 控制器连接到了 DIMM，则可以删去这部分代码；
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- 若设计中 I2C Mux 地址不同，则可以修改 `XFSBL_MUX_ADDR` 的宏定义；
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- 若设计中 I2C Mux 连接的 Slave 不同，可以修改 `TxArray`。
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- 若设计中 I2C Mux 连接的 Slave 不同，可以修改 I2C 发送的 `TxArray`。
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{% endnote %}
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``` C
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``` c xfsbl_ddr_init.c
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static u32 XFsbl_IicReadSpdEeprom(u8 *SpdData)
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{
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// ...
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@@ -290,7 +288,21 @@ static u32 XFsbl_IicReadSpdEeprom(u8 *SpdData)
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### 读取 EEPROM 的第一页
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``` C
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配置完 I2C Mux 后，即可开始读取 SPD EEPROM 中的内容了。[图 6](#图6) 给出了 EEPROM 支持的指令表，由于 EEPROM 一次读的最大长度为一页，也即一个 Page，因此需要分两次对其中的两个 Page 进行读取。
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<a id="图6"></a>
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{width=800px}
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首先设置 Page Address 为 0，也即向地址 `0x36` 中写入 `0x00`，表示从 Page 0 中进行读取，一次读取 256 Byte。
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{% note info %}
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通常 SPD EEPROM 的 Page 选择地址是固定的，如果 Page Address 0 的地址有变更，修改 `XFSBL_SODIMM_CONTROL_ADDR_LOW` 的宏定义即可。
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{% endnote %}
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``` c xfsbl_ddr_init.c
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static u32 XFsbl_IicReadSpdEeprom(u8 *SpdData)
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{
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// ...
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@@ -357,7 +369,15 @@ static u32 XFsbl_IicReadSpdEeprom(u8 *SpdData)
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### 读取 EEPROM 的第二页
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``` C
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然后设置 Page Address 为 1，也即向地址 `0x37` 中写入 `0x00`，表示从 Page 0 中进行读取，一次读取 256 Byte。
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{% note info %}
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通常 SPD EEPROM 的 Page 选择地址是固定的，如果 Page Address 1 的地址有变更，修改 `XFSBL_SODIMM_CONTROL_ADDR_HIGH` 的宏定义即可。
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{% endnote %}
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``` c xfsbl_ddr_init.c
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static u32 XFsbl_IicReadSpdEeprom(u8 *SpdData)
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||||
{
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// ...
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@@ -422,6 +442,38 @@ static u32 XFsbl_IicReadSpdEeprom(u8 *SpdData)
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||||
}
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```
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# 调试
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配置完成后可以实测了，这里对 FSBL 进行 Debug，观察整个读写的过程。在单独调试 FSBL 的时候，可以不勾选“Program FPGA”和“Initialize using FSBL”，如[图 7](#图7)。
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<a id="图7"></a>
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将断点设置在函数 `XFsbl_IicReadSpdEeprom()` 被调用的地方。
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<a id="图8"></a>
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观察 I2C Mux 回读的数据。回读的数据存储在 `SpdData` 数组中，可以观察到数组的第 0 个字节为 `0x08`，与写入的数据一致。
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<a id="图9"></a>
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然后观察 I2C EEPROM 回读的数据，并与 Micron 给出的 [MTA4ATF51264HZ-2G6E1 的 SPD 数据][]进行对比，可以观察到数据是一致的。
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<a id="图10"></a>
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最后，`XFsbl_DdrInit()` 函数的剩余部分会完成 DDR 参数的解析与 DDR 控制器的初始化。
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# 参考文档
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[75768 - Zynq MPSoC Dynamic DDR Configuration Support for DIMM Devices](https://support.xilinx.com/s/article/75768)
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||||
[SPD I2c Address for DDR4 SODIMM](https://electronics.stackexchange.com/questions/554703/spd-i2c-address-for-ddr4-sodimm)
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||||
[MTA4ATF51264HZ-2G6E1 的 SPD 数据]: https://www.micron.com/products/memory/dram-modules/sodimm/part-catalog/part-detail/spd-data/mta4atf51264hz-2g6e1
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Reference in New Issue
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