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   - [Josh 的学习笔记, Verilog]
 abbrlink: 53b8b42e
 date: 2020-12-05 00:46:00
+description: 在<a href="https://josh-gao.top/posts/ecb88422.html">《Part 4 —— RTL 概念与常用 RTL 建模》</a>中，通过具体的 RTL 建模建立了一些对 RTL 级描述的一些感性认识，本文将较深入地探讨一些 RTL 设计的基本规律。RTL 设计规律与方法是一个非常大的论题，在此不可能面面俱到，希望通过本文的介绍，引起大家的注意。如果大家能在日后的工作实践中，不断积累，有意识地积累基本设计原则、设计思想，将取得事半功倍的效果！
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-在[《Part 4 —— RTL 概念与常用 RTL 建模》](https://josh-gao.top/posts/ecb88422.html)中，通过具体的 RTL 建模建立了一些对 RTL 级描述的一些感性认识，本文将较深入地探讨一些 RTL 设计的基本规律。RTL 设计规律与方法是一个非常大的论题，在此不可能面面俱到，希望通过本文的介绍，引起大家的注意。如果大家能在日后的工作实践中，不断积累，有意识地积累基本设计原则、设计思想，将取得事半功倍的效果！
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 # 1. 一般性指导原则
 
 RTL 级设计的评判标准有很多，如时序性能、所占面积、可测试性、可重要性、功耗、时钟域的分配、复位信号设计、是否与所用 EDA 工具匹配等。如果设计目标是在 FPGA 或 CPLD 等可编程逻辑器件上实现，则还需考虑是否能发挥这些 PLD 的结构特点等。根据以上所述这些目标的组合和优先级可以派生出很多不同的设计原则。这里仅仅讨论一般意义的指导原则。