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@@ -178,7 +178,7 @@ assign #(4:5:6, 3:4:5) A_xor_wire = eq0 ^ eq1;
 
 表示上升延时的 `min:typ:max` 为 `4:5:6`，下降延时的 `min:typ:max` 为 `3:4:5`。
 
-需要注意的是，在连续赋值语句中的延时具有硬件电路中惯性延时的特性。也就是说，**任何小于其延时的信号变化脉冲将被滤除掉，不会体现在输出端口上**。关于这部分内容会在后续详细描述。
+需要注意的是，在连续赋值语句中的延时具有硬件电路中惯性延时的特性。也就是说，**任何小于其延时的信号变化脉冲将被滤除掉，不会体现在输出端口上**。
 
 另外，`assign` 语句中的延时特性通常是被逻辑综合工具忽略的。因为综合工具要将 Verilog 语言模型综合成逻辑电路，而逻辑电路的延时是由基本的单元库和走线延时决定的。用户无法对逻辑单元指定延时，但是，用户可以在综合和实现工具中加时序约束，让工具尽量满足设计的时序要求。
 
@@ -710,7 +710,7 @@ Verilog 作为硬件描述语言，最重要的特性就是其设计层次比较
 高级编程语分为3大类：
 
 - `if ... else` 语句；
-- case语句；
+- `case` 语句；
 - 循环语句：`forever`、`repeat`、`while`、`for`。
 
 下面将逐一介绍。
@@ -1405,7 +1405,7 @@ Verilog 支持不同设计层次的混描述。
 
 # 参考文献
 
-EDA 先锋工作室. *轻松成为设计高手——Verilog HDL 实用精解.* 北京航空航天大学出版社, 2012.
+EDA 先锋工作室. _轻松成为设计高手——Verilog HDL 实用精解._ 北京航空航天大学出版社, 2012.
 
 [Part 2——Verilog 语言基础]: https://josh-gao.top/posts/fd2ca242.html
 [Part 2——Verilog 语言基础的 2.2 3 种描述方法]: https://josh-gao.top/posts/fd2ca242.html#toc2.2