update sjl_df_rfsoc_df project, phy test is passed

sjl_dj_rfsoc_df/README.md

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 ## 修订记录
 
+## 20241030-2257
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+- Vivado 版本：`2024.1`
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+- 硬件版本：`sjl_dj_rfsoc_df-HW-0.2.0`
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+- 软件版本：`sjl_dj_rfsoc_df-SW-0.2.0`
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+- 修订说明：
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+  - Block Design：
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+    - 修改 `PHYC` 和 `TMC` 接口 Protocol 为 AXI4-Lite。
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+    - RFSoC 中心频点默认改为 200 MHz、400 MHz、600 MHz 等，以此类推。
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+  - 物理层
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+    - 移除部分 ILA，节省 BRAM 资源。
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+    - 和基于 DF 的 HSJL 信处板通信正常。
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+  - PS
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+    - 增加修改 RF-ADC 和 RF-DAC NCO 频率的功能，修改 RF-ADC 频率时需增加 `Mixer_Settings_ADC.EventSource = XRFDC_EVNT_SRC_TILE`，否则 `XRFdc_UpdateEvent()` 会出现错误 。
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+    - 修改部分宏定义。
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 ### 20241028-1903
 
 - Vivado 版本：`2024.1`
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     - 采样率为 1.92 Gsps，启用内部 PLL，外部参考时钟为 192 MHz。使用 40 倍内插，基带数据速率为 48 Msps。
 
-    - 启用 8 个 RF-ADC 和 8 个 RF-DAC，中心频点为 200 MHz、400 MHz、600 MHz 等，以此类推。由于采样率较低，中心频点不宜过高，否则信号会位于高倍 Nyquist Zone，导致信号功率偏小。
+    - 启用 8 个 RF-ADC 和 8 个 RF-DAC，中心频点为 500 MHz、1000 MHz、1500 MHz 等，以此类推。由于采样率较低，中心频点不宜过高，否则信号会位于高倍 Nyquist Zone，导致信号功率偏小。
 
   - 物理层：基于 DF 节点程序移植，自收发正常。