add README

README.md

@@ -0,0 +1,17 @@
+# README.md
+
+本仓库包含 HSJL 相关工程。
+
+## 硬件依赖
+
+- 节点板卡
+
+  - 驱动程序：[proj_dj_47dr](https://git.gatsby.icu/josh/proj_dj_47dr)
+
+- 地检板卡
+
+  - 驱动程序：[sjl_basic](https://git.gatsby.icu/josh/vivado/src/branch/master/vivado_pvt/projects/hsjl)
+
+## 软件工程
+
+- `sjl_dj_rfsoc_df`：演示验证程序，物理层基于 DF。

sjl_dj_rfsoc_df/README.md

@@ -0,0 +1,27 @@
+# README.md
+
+## 修订记录
+
+### 20241028-1903
+
+- Vivado 版本：`2024.1`
+
+- 硬件版本：`sjl_dj_rfsoc_df-HW-0.1.0`
+
+- 软件版本：`sjl_dj_rfsoc_df-SW-0.1.0`
+
+- 功能说明
+
+  - RFSoC
+
+    - 采样率为 1.92 Gsps，启用内部 PLL，外部参考时钟为 192 MHz。使用 40 倍内插，基带数据速率为 48 Msps。
+
+    - 启用 8 个 RF-ADC 和 8 个 RF-DAC，中心频点为 200 MHz、400 MHz、600 MHz 等，以此类推。由于采样率较低，中心频点不宜过高，否则信号会位于高倍 Nyquist Zone，导致信号功率偏小。
+
+  - 物理层：基于 DF 节点程序移植，自收发正常。
+
+  - 网络层：待测试。
+
+## 项目依赖
+
+- [embedded-autobuild](https://git.gatsby.icu/gatsby/embedded-autobuild/src/branch/main)：自动构建 Vitis Classic 工程。