Archived
Optimize project dir structure, add dl814_k7 proj.
This commit is contained in:
@@ -0,0 +1,527 @@
|
||||
{
|
||||
"version": "1.0",
|
||||
"modules": {
|
||||
"system_bd": {
|
||||
"proto_instances": {
|
||||
"/axi_gpio/S_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "s_axi_aclk"},
|
||||
"ARADDR": { "actual": "s_axi_araddr"},
|
||||
"ARESETN": { "actual": "s_axi_aresetn"},
|
||||
"ARREADY": { "actual": "s_axi_arready"},
|
||||
"ARVALID": { "actual": "s_axi_arvalid"},
|
||||
"AWADDR": { "actual": "s_axi_awaddr"},
|
||||
"AWREADY": { "actual": "s_axi_awready"},
|
||||
"AWVALID": { "actual": "s_axi_awvalid"},
|
||||
"BREADY": { "actual": "s_axi_bready"},
|
||||
"BRESP": { "actual": "s_axi_bresp"},
|
||||
"BVALID": { "actual": "s_axi_bvalid"},
|
||||
"RDATA": { "actual": "s_axi_rdata"},
|
||||
"RREADY": { "actual": "s_axi_rready"},
|
||||
"RRESP": { "actual": "s_axi_rresp"},
|
||||
"RVALID": { "actual": "s_axi_rvalid"},
|
||||
"WDATA": { "actual": "s_axi_wdata"},
|
||||
"WREADY": { "actual": "s_axi_wready"},
|
||||
"WSTRB": { "actual": "s_axi_wstrb"},
|
||||
"WVALID": { "actual": "s_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_interconnect/M00_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "M00_ACLK"},
|
||||
"ARADDR": { "actual": "M00_AXI_araddr[31:0]"},
|
||||
"ARESETN": { "actual": "ARESETN"},
|
||||
"ARPROT": { "actual": "M00_AXI_arprot[2:0]"},
|
||||
"ARREADY": { "actual": "M00_AXI_arready"},
|
||||
"ARVALID": { "actual": "M00_AXI_arvalid"},
|
||||
"AWADDR": { "actual": "M00_AXI_awaddr[31:0]"},
|
||||
"AWPROT": { "actual": "M00_AXI_awprot[2:0]"},
|
||||
"AWREADY": { "actual": "M00_AXI_awready"},
|
||||
"AWVALID": { "actual": "M00_AXI_awvalid"},
|
||||
"BREADY": { "actual": "M00_AXI_bready"},
|
||||
"BRESP": { "actual": "M00_AXI_bresp[1:0]"},
|
||||
"BVALID": { "actual": "M00_AXI_bvalid"},
|
||||
"RDATA": { "actual": "M00_AXI_rdata[31:0]"},
|
||||
"RREADY": { "actual": "M00_AXI_rready"},
|
||||
"RRESP": { "actual": "M00_AXI_rresp[1:0]"},
|
||||
"RVALID": { "actual": "M00_AXI_rvalid"},
|
||||
"WDATA": { "actual": "M00_AXI_wdata[31:0]"},
|
||||
"WREADY": { "actual": "M00_AXI_wready"},
|
||||
"WSTRB": { "actual": "M00_AXI_wstrb[3:0]"},
|
||||
"WVALID": { "actual": "M00_AXI_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_interconnect/M02_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "M02_ACLK"},
|
||||
"ARADDR": { "actual": "M02_AXI_araddr[95:64]"},
|
||||
"ARESETN": { "actual": "ARESETN"},
|
||||
"ARREADY": { "actual": "M02_AXI_arready[2:2]"},
|
||||
"ARVALID": { "actual": "M02_AXI_arvalid[2:2]"},
|
||||
"AWADDR": { "actual": "M02_AXI_awaddr[95:64]"},
|
||||
"AWREADY": { "actual": "M02_AXI_awready[2:2]"},
|
||||
"AWVALID": { "actual": "M02_AXI_awvalid[2:2]"},
|
||||
"BREADY": { "actual": "M02_AXI_bready[2:2]"},
|
||||
"BRESP": { "actual": "M02_AXI_bresp[5:4]"},
|
||||
"BVALID": { "actual": "M02_AXI_bvalid[2:2]"},
|
||||
"RDATA": { "actual": "M02_AXI_rdata[95:64]"},
|
||||
"RREADY": { "actual": "M02_AXI_rready[2:2]"},
|
||||
"RRESP": { "actual": "M02_AXI_rresp[5:4]"},
|
||||
"RVALID": { "actual": "M02_AXI_rvalid[2:2]"},
|
||||
"WDATA": { "actual": "M02_AXI_wdata[95:64]"},
|
||||
"WREADY": { "actual": "M02_AXI_wready[2:2]"},
|
||||
"WSTRB": { "actual": "M02_AXI_wstrb[11:8]"},
|
||||
"WVALID": { "actual": "M02_AXI_wvalid[2:2]"}
|
||||
}
|
||||
},
|
||||
"/axi_interconnect/S00_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "S00_ACLK"},
|
||||
"ARADDR": { "actual": "S00_AXI_araddr[31:0]"},
|
||||
"ARESETN": { "actual": "ARESETN"},
|
||||
"ARPROT": { "actual": "S00_AXI_arprot[2:0]"},
|
||||
"ARREADY": { "actual": "S00_AXI_arready"},
|
||||
"ARVALID": { "actual": "S00_AXI_arvalid"},
|
||||
"AWADDR": { "actual": "S00_AXI_awaddr[31:0]"},
|
||||
"AWPROT": { "actual": "S00_AXI_awprot[2:0]"},
|
||||
"AWREADY": { "actual": "S00_AXI_awready"},
|
||||
"AWVALID": { "actual": "S00_AXI_awvalid"},
|
||||
"BREADY": { "actual": "S00_AXI_bready"},
|
||||
"BRESP": { "actual": "S00_AXI_bresp[1:0]"},
|
||||
"BVALID": { "actual": "S00_AXI_bvalid"},
|
||||
"RDATA": { "actual": "S00_AXI_rdata[31:0]"},
|
||||
"RREADY": { "actual": "S00_AXI_rready"},
|
||||
"RRESP": { "actual": "S00_AXI_rresp[1:0]"},
|
||||
"RVALID": { "actual": "S00_AXI_rvalid"},
|
||||
"WDATA": { "actual": "S00_AXI_wdata[31:0]"},
|
||||
"WREADY": { "actual": "S00_AXI_wready"},
|
||||
"WSTRB": { "actual": "S00_AXI_wstrb[3:0]"},
|
||||
"WVALID": { "actual": "S00_AXI_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_interconnect/m00_couplers/M_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "M_ACLK"},
|
||||
"ARADDR": { "actual": "M_AXI_araddr[31:0]"},
|
||||
"ARESETN": { "actual": "M_ARESETN"},
|
||||
"ARPROT": { "actual": "M_AXI_arprot[2:0]"},
|
||||
"ARREADY": { "actual": "M_AXI_arready"},
|
||||
"ARVALID": { "actual": "M_AXI_arvalid"},
|
||||
"AWADDR": { "actual": "M_AXI_awaddr[31:0]"},
|
||||
"AWPROT": { "actual": "M_AXI_awprot[2:0]"},
|
||||
"AWREADY": { "actual": "M_AXI_awready"},
|
||||
"AWVALID": { "actual": "M_AXI_awvalid"},
|
||||
"BREADY": { "actual": "M_AXI_bready"},
|
||||
"BRESP": { "actual": "M_AXI_bresp[1:0]"},
|
||||
"BVALID": { "actual": "M_AXI_bvalid"},
|
||||
"RDATA": { "actual": "M_AXI_rdata[31:0]"},
|
||||
"RREADY": { "actual": "M_AXI_rready"},
|
||||
"RRESP": { "actual": "M_AXI_rresp[1:0]"},
|
||||
"RVALID": { "actual": "M_AXI_rvalid"},
|
||||
"WDATA": { "actual": "M_AXI_wdata[31:0]"},
|
||||
"WREADY": { "actual": "M_AXI_wready"},
|
||||
"WSTRB": { "actual": "M_AXI_wstrb[3:0]"},
|
||||
"WVALID": { "actual": "M_AXI_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_interconnect/m00_couplers/S_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "S_ACLK"},
|
||||
"ARADDR": { "actual": "S_AXI_araddr[31:0]"},
|
||||
"ARESETN": { "actual": "S_ARESETN"},
|
||||
"ARPROT": { "actual": "S_AXI_arprot[2:0]"},
|
||||
"ARREADY": { "actual": "S_AXI_arready"},
|
||||
"ARVALID": { "actual": "S_AXI_arvalid"},
|
||||
"AWADDR": { "actual": "S_AXI_awaddr[31:0]"},
|
||||
"AWPROT": { "actual": "S_AXI_awprot[2:0]"},
|
||||
"AWREADY": { "actual": "S_AXI_awready"},
|
||||
"AWVALID": { "actual": "S_AXI_awvalid"},
|
||||
"BREADY": { "actual": "S_AXI_bready"},
|
||||
"BRESP": { "actual": "S_AXI_bresp[1:0]"},
|
||||
"BVALID": { "actual": "S_AXI_bvalid"},
|
||||
"RDATA": { "actual": "S_AXI_rdata[31:0]"},
|
||||
"RREADY": { "actual": "S_AXI_rready"},
|
||||
"RRESP": { "actual": "S_AXI_rresp[1:0]"},
|
||||
"RVALID": { "actual": "S_AXI_rvalid"},
|
||||
"WDATA": { "actual": "S_AXI_wdata[31:0]"},
|
||||
"WREADY": { "actual": "S_AXI_wready"},
|
||||
"WSTRB": { "actual": "S_AXI_wstrb[3:0]"},
|
||||
"WVALID": { "actual": "S_AXI_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_interconnect/m01_couplers/M_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "M_ACLK"},
|
||||
"ARADDR": { "actual": "M_AXI_araddr"},
|
||||
"ARBURST": { "actual": "M_AXI_arburst"},
|
||||
"ARCACHE": { "actual": "M_AXI_arcache"},
|
||||
"ARESETN": { "actual": "M_ARESETN"},
|
||||
"ARLEN": { "actual": "M_AXI_arlen"},
|
||||
"ARLOCK": { "actual": "M_AXI_arlock"},
|
||||
"ARPROT": { "actual": "M_AXI_arprot"},
|
||||
"ARQOS": { "actual": "M_AXI_arqos"},
|
||||
"ARREADY": { "actual": "M_AXI_arready"},
|
||||
"ARREGION": { "actual": "M_AXI_arregion"},
|
||||
"ARSIZE": { "actual": "M_AXI_arsize"},
|
||||
"ARVALID": { "actual": "M_AXI_arvalid"},
|
||||
"AWADDR": { "actual": "M_AXI_awaddr"},
|
||||
"AWBURST": { "actual": "M_AXI_awburst"},
|
||||
"AWCACHE": { "actual": "M_AXI_awcache"},
|
||||
"AWLEN": { "actual": "M_AXI_awlen"},
|
||||
"AWLOCK": { "actual": "M_AXI_awlock"},
|
||||
"AWPROT": { "actual": "M_AXI_awprot"},
|
||||
"AWQOS": { "actual": "M_AXI_awqos"},
|
||||
"AWREADY": { "actual": "M_AXI_awready"},
|
||||
"AWREGION": { "actual": "M_AXI_awregion"},
|
||||
"AWSIZE": { "actual": "M_AXI_awsize"},
|
||||
"AWVALID": { "actual": "M_AXI_awvalid"},
|
||||
"BREADY": { "actual": "M_AXI_bready"},
|
||||
"BRESP": { "actual": "M_AXI_bresp"},
|
||||
"BVALID": { "actual": "M_AXI_bvalid"},
|
||||
"RDATA": { "actual": "M_AXI_rdata"},
|
||||
"RLAST": { "actual": "M_AXI_rlast"},
|
||||
"RREADY": { "actual": "M_AXI_rready"},
|
||||
"RRESP": { "actual": "M_AXI_rresp"},
|
||||
"RVALID": { "actual": "M_AXI_rvalid"},
|
||||
"WDATA": { "actual": "M_AXI_wdata"},
|
||||
"WLAST": { "actual": "M_AXI_wlast"},
|
||||
"WREADY": { "actual": "M_AXI_wready"},
|
||||
"WSTRB": { "actual": "M_AXI_wstrb"},
|
||||
"WVALID": { "actual": "M_AXI_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_interconnect/m01_couplers/S_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "S_ACLK"},
|
||||
"ARADDR": { "actual": "S_AXI_araddr"},
|
||||
"ARBURST": { "actual": "S_AXI_arburst"},
|
||||
"ARCACHE": { "actual": "S_AXI_arcache"},
|
||||
"ARESETN": { "actual": "S_ARESETN"},
|
||||
"ARLEN": { "actual": "S_AXI_arlen"},
|
||||
"ARLOCK": { "actual": "S_AXI_arlock"},
|
||||
"ARPROT": { "actual": "S_AXI_arprot"},
|
||||
"ARQOS": { "actual": "S_AXI_arqos"},
|
||||
"ARREADY": { "actual": "S_AXI_arready"},
|
||||
"ARREGION": { "actual": "S_AXI_arregion"},
|
||||
"ARSIZE": { "actual": "S_AXI_arsize"},
|
||||
"ARVALID": { "actual": "S_AXI_arvalid"},
|
||||
"AWADDR": { "actual": "S_AXI_awaddr"},
|
||||
"AWBURST": { "actual": "S_AXI_awburst"},
|
||||
"AWCACHE": { "actual": "S_AXI_awcache"},
|
||||
"AWLEN": { "actual": "S_AXI_awlen"},
|
||||
"AWLOCK": { "actual": "S_AXI_awlock"},
|
||||
"AWPROT": { "actual": "S_AXI_awprot"},
|
||||
"AWQOS": { "actual": "S_AXI_awqos"},
|
||||
"AWREADY": { "actual": "S_AXI_awready"},
|
||||
"AWREGION": { "actual": "S_AXI_awregion"},
|
||||
"AWSIZE": { "actual": "S_AXI_awsize"},
|
||||
"AWVALID": { "actual": "S_AXI_awvalid"},
|
||||
"BREADY": { "actual": "S_AXI_bready"},
|
||||
"BRESP": { "actual": "S_AXI_bresp"},
|
||||
"BVALID": { "actual": "S_AXI_bvalid"},
|
||||
"RDATA": { "actual": "S_AXI_rdata"},
|
||||
"RLAST": { "actual": "S_AXI_rlast"},
|
||||
"RREADY": { "actual": "S_AXI_rready"},
|
||||
"RRESP": { "actual": "S_AXI_rresp"},
|
||||
"RVALID": { "actual": "S_AXI_rvalid"},
|
||||
"WDATA": { "actual": "S_AXI_wdata"},
|
||||
"WLAST": { "actual": "S_AXI_wlast"},
|
||||
"WREADY": { "actual": "S_AXI_wready"},
|
||||
"WSTRB": { "actual": "S_AXI_wstrb"},
|
||||
"WVALID": { "actual": "S_AXI_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_interconnect/m02_couplers/M_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "M_ACLK"},
|
||||
"ARADDR": { "actual": "M_AXI_araddr[95:64]"},
|
||||
"ARESETN": { "actual": "M_ARESETN"},
|
||||
"ARREADY": { "actual": "M_AXI_arready[2:2]"},
|
||||
"ARVALID": { "actual": "M_AXI_arvalid[2:2]"},
|
||||
"AWADDR": { "actual": "M_AXI_awaddr[95:64]"},
|
||||
"AWREADY": { "actual": "M_AXI_awready[2:2]"},
|
||||
"AWVALID": { "actual": "M_AXI_awvalid[2:2]"},
|
||||
"BREADY": { "actual": "M_AXI_bready[2:2]"},
|
||||
"BRESP": { "actual": "M_AXI_bresp[5:4]"},
|
||||
"BVALID": { "actual": "M_AXI_bvalid[2:2]"},
|
||||
"RDATA": { "actual": "M_AXI_rdata[95:64]"},
|
||||
"RREADY": { "actual": "M_AXI_rready[2:2]"},
|
||||
"RRESP": { "actual": "M_AXI_rresp[5:4]"},
|
||||
"RVALID": { "actual": "M_AXI_rvalid[2:2]"},
|
||||
"WDATA": { "actual": "M_AXI_wdata[95:64]"},
|
||||
"WREADY": { "actual": "M_AXI_wready[2:2]"},
|
||||
"WSTRB": { "actual": "M_AXI_wstrb[11:8]"},
|
||||
"WVALID": { "actual": "M_AXI_wvalid[2:2]"}
|
||||
}
|
||||
},
|
||||
"/axi_interconnect/m02_couplers/S_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "S_ACLK"},
|
||||
"ARADDR": { "actual": "S_AXI_araddr[95:64]"},
|
||||
"ARESETN": { "actual": "S_ARESETN"},
|
||||
"ARREADY": { "actual": "S_AXI_arready[2:2]"},
|
||||
"ARVALID": { "actual": "S_AXI_arvalid[2:2]"},
|
||||
"AWADDR": { "actual": "S_AXI_awaddr[95:64]"},
|
||||
"AWREADY": { "actual": "S_AXI_awready[2:2]"},
|
||||
"AWVALID": { "actual": "S_AXI_awvalid[2:2]"},
|
||||
"BREADY": { "actual": "S_AXI_bready[2:2]"},
|
||||
"BRESP": { "actual": "S_AXI_bresp[5:4]"},
|
||||
"BVALID": { "actual": "S_AXI_bvalid[2:2]"},
|
||||
"RDATA": { "actual": "S_AXI_rdata[95:64]"},
|
||||
"RREADY": { "actual": "S_AXI_rready[2:2]"},
|
||||
"RRESP": { "actual": "S_AXI_rresp[5:4]"},
|
||||
"RVALID": { "actual": "S_AXI_rvalid[2:2]"},
|
||||
"WDATA": { "actual": "S_AXI_wdata[95:64]"},
|
||||
"WREADY": { "actual": "S_AXI_wready[2:2]"},
|
||||
"WSTRB": { "actual": "S_AXI_wstrb[11:8]"},
|
||||
"WVALID": { "actual": "S_AXI_wvalid[2:2]"}
|
||||
}
|
||||
},
|
||||
"/axi_interconnect/s00_couplers/M_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "M_ACLK"},
|
||||
"ARADDR": { "actual": "M_AXI_araddr[31:0]"},
|
||||
"ARESETN": { "actual": "M_ARESETN"},
|
||||
"ARPROT": { "actual": "M_AXI_arprot[2:0]"},
|
||||
"ARREADY": { "actual": "M_AXI_arready"},
|
||||
"ARVALID": { "actual": "M_AXI_arvalid"},
|
||||
"AWADDR": { "actual": "M_AXI_awaddr[31:0]"},
|
||||
"AWPROT": { "actual": "M_AXI_awprot[2:0]"},
|
||||
"AWREADY": { "actual": "M_AXI_awready"},
|
||||
"AWVALID": { "actual": "M_AXI_awvalid"},
|
||||
"BREADY": { "actual": "M_AXI_bready"},
|
||||
"BRESP": { "actual": "M_AXI_bresp[1:0]"},
|
||||
"BVALID": { "actual": "M_AXI_bvalid"},
|
||||
"RDATA": { "actual": "M_AXI_rdata[31:0]"},
|
||||
"RREADY": { "actual": "M_AXI_rready"},
|
||||
"RRESP": { "actual": "M_AXI_rresp[1:0]"},
|
||||
"RVALID": { "actual": "M_AXI_rvalid"},
|
||||
"WDATA": { "actual": "M_AXI_wdata[31:0]"},
|
||||
"WREADY": { "actual": "M_AXI_wready"},
|
||||
"WSTRB": { "actual": "M_AXI_wstrb[3:0]"},
|
||||
"WVALID": { "actual": "M_AXI_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_interconnect/s00_couplers/S_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "S_ACLK"},
|
||||
"ARADDR": { "actual": "S_AXI_araddr[31:0]"},
|
||||
"ARESETN": { "actual": "S_ARESETN"},
|
||||
"ARPROT": { "actual": "S_AXI_arprot[2:0]"},
|
||||
"ARREADY": { "actual": "S_AXI_arready"},
|
||||
"ARVALID": { "actual": "S_AXI_arvalid"},
|
||||
"AWADDR": { "actual": "S_AXI_awaddr[31:0]"},
|
||||
"AWPROT": { "actual": "S_AXI_awprot[2:0]"},
|
||||
"AWREADY": { "actual": "S_AXI_awready"},
|
||||
"AWVALID": { "actual": "S_AXI_awvalid"},
|
||||
"BREADY": { "actual": "S_AXI_bready"},
|
||||
"BRESP": { "actual": "S_AXI_bresp[1:0]"},
|
||||
"BVALID": { "actual": "S_AXI_bvalid"},
|
||||
"RDATA": { "actual": "S_AXI_rdata[31:0]"},
|
||||
"RREADY": { "actual": "S_AXI_rready"},
|
||||
"RRESP": { "actual": "S_AXI_rresp[1:0]"},
|
||||
"RVALID": { "actual": "S_AXI_rvalid"},
|
||||
"WDATA": { "actual": "S_AXI_wdata[31:0]"},
|
||||
"WREADY": { "actual": "S_AXI_wready"},
|
||||
"WSTRB": { "actual": "S_AXI_wstrb[3:0]"},
|
||||
"WVALID": { "actual": "S_AXI_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_interconnect/xbar/M00_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "m_axi_araddr[31:0]"},
|
||||
"ARESETN": { "actual": "aresetn"},
|
||||
"ARPROT": { "actual": "m_axi_arprot[2:0]"},
|
||||
"ARREADY": { "actual": "m_axi_arready[0:0]"},
|
||||
"ARVALID": { "actual": "m_axi_arvalid[0:0]"},
|
||||
"AWADDR": { "actual": "m_axi_awaddr[31:0]"},
|
||||
"AWPROT": { "actual": "m_axi_awprot[2:0]"},
|
||||
"AWREADY": { "actual": "m_axi_awready[0:0]"},
|
||||
"AWVALID": { "actual": "m_axi_awvalid[0:0]"},
|
||||
"BREADY": { "actual": "m_axi_bready[0:0]"},
|
||||
"BRESP": { "actual": "m_axi_bresp[1:0]"},
|
||||
"BVALID": { "actual": "m_axi_bvalid[0:0]"},
|
||||
"RDATA": { "actual": "m_axi_rdata[31:0]"},
|
||||
"RREADY": { "actual": "m_axi_rready[0:0]"},
|
||||
"RRESP": { "actual": "m_axi_rresp[1:0]"},
|
||||
"RVALID": { "actual": "m_axi_rvalid[0:0]"},
|
||||
"WDATA": { "actual": "m_axi_wdata[31:0]"},
|
||||
"WREADY": { "actual": "m_axi_wready[0:0]"},
|
||||
"WSTRB": { "actual": "m_axi_wstrb[3:0]"},
|
||||
"WVALID": { "actual": "m_axi_wvalid[0:0]"}
|
||||
}
|
||||
},
|
||||
"/axi_interconnect/xbar/M01_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "m_axi_araddr[63:32]"},
|
||||
"ARESETN": { "actual": "aresetn"},
|
||||
"ARPROT": { "actual": "m_axi_arprot[5:3]"},
|
||||
"ARREADY": { "actual": "m_axi_arready[1:1]"},
|
||||
"ARVALID": { "actual": "m_axi_arvalid[1:1]"},
|
||||
"AWADDR": { "actual": "m_axi_awaddr[63:32]"},
|
||||
"AWPROT": { "actual": "m_axi_awprot[5:3]"},
|
||||
"AWREADY": { "actual": "m_axi_awready[1:1]"},
|
||||
"AWVALID": { "actual": "m_axi_awvalid[1:1]"},
|
||||
"BREADY": { "actual": "m_axi_bready[1:1]"},
|
||||
"BRESP": { "actual": "m_axi_bresp[3:2]"},
|
||||
"BVALID": { "actual": "m_axi_bvalid[1:1]"},
|
||||
"RDATA": { "actual": "m_axi_rdata[63:32]"},
|
||||
"RREADY": { "actual": "m_axi_rready[1:1]"},
|
||||
"RRESP": { "actual": "m_axi_rresp[3:2]"},
|
||||
"RVALID": { "actual": "m_axi_rvalid[1:1]"},
|
||||
"WDATA": { "actual": "m_axi_wdata[63:32]"},
|
||||
"WREADY": { "actual": "m_axi_wready[1:1]"},
|
||||
"WSTRB": { "actual": "m_axi_wstrb[7:4]"},
|
||||
"WVALID": { "actual": "m_axi_wvalid[1:1]"}
|
||||
}
|
||||
},
|
||||
"/axi_interconnect/xbar/M02_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "m_axi_araddr[95:64]"},
|
||||
"ARESETN": { "actual": "aresetn"},
|
||||
"ARPROT": { "actual": "m_axi_arprot[8:6]"},
|
||||
"ARREADY": { "actual": "m_axi_arready[2:2]"},
|
||||
"ARVALID": { "actual": "m_axi_arvalid[2:2]"},
|
||||
"AWADDR": { "actual": "m_axi_awaddr[95:64]"},
|
||||
"AWPROT": { "actual": "m_axi_awprot[8:6]"},
|
||||
"AWREADY": { "actual": "m_axi_awready[2:2]"},
|
||||
"AWVALID": { "actual": "m_axi_awvalid[2:2]"},
|
||||
"BREADY": { "actual": "m_axi_bready[2:2]"},
|
||||
"BRESP": { "actual": "m_axi_bresp[5:4]"},
|
||||
"BVALID": { "actual": "m_axi_bvalid[2:2]"},
|
||||
"RDATA": { "actual": "m_axi_rdata[95:64]"},
|
||||
"RREADY": { "actual": "m_axi_rready[2:2]"},
|
||||
"RRESP": { "actual": "m_axi_rresp[5:4]"},
|
||||
"RVALID": { "actual": "m_axi_rvalid[2:2]"},
|
||||
"WDATA": { "actual": "m_axi_wdata[95:64]"},
|
||||
"WREADY": { "actual": "m_axi_wready[2:2]"},
|
||||
"WSTRB": { "actual": "m_axi_wstrb[11:8]"},
|
||||
"WVALID": { "actual": "m_axi_wvalid[2:2]"}
|
||||
}
|
||||
},
|
||||
"/axi_interconnect/xbar/S00_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "s_axi_araddr[31:0]"},
|
||||
"ARESETN": { "actual": "aresetn"},
|
||||
"ARPROT": { "actual": "s_axi_arprot[2:0]"},
|
||||
"ARREADY": { "actual": "s_axi_arready[0:0]"},
|
||||
"ARVALID": { "actual": "s_axi_arvalid[0:0]"},
|
||||
"AWADDR": { "actual": "s_axi_awaddr[31:0]"},
|
||||
"AWPROT": { "actual": "s_axi_awprot[2:0]"},
|
||||
"AWREADY": { "actual": "s_axi_awready[0:0]"},
|
||||
"AWVALID": { "actual": "s_axi_awvalid[0:0]"},
|
||||
"BREADY": { "actual": "s_axi_bready[0:0]"},
|
||||
"BRESP": { "actual": "s_axi_bresp[1:0]"},
|
||||
"BVALID": { "actual": "s_axi_bvalid[0:0]"},
|
||||
"RDATA": { "actual": "s_axi_rdata[31:0]"},
|
||||
"RREADY": { "actual": "s_axi_rready[0:0]"},
|
||||
"RRESP": { "actual": "s_axi_rresp[1:0]"},
|
||||
"RVALID": { "actual": "s_axi_rvalid[0:0]"},
|
||||
"WDATA": { "actual": "s_axi_wdata[31:0]"},
|
||||
"WREADY": { "actual": "s_axi_wready[0:0]"},
|
||||
"WSTRB": { "actual": "s_axi_wstrb[3:0]"},
|
||||
"WVALID": { "actual": "s_axi_wvalid[0:0]"}
|
||||
}
|
||||
},
|
||||
"/axi_spi_engine/axi_spi_engine/s_axi": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "s_axi_aclk"},
|
||||
"ARADDR": { "actual": "s_axi_araddr"},
|
||||
"ARESETN": { "actual": "s_axi_aresetn"},
|
||||
"ARPROT": { "actual": "s_axi_arprot"},
|
||||
"ARREADY": { "actual": "s_axi_arready"},
|
||||
"ARVALID": { "actual": "s_axi_arvalid"},
|
||||
"AWADDR": { "actual": "s_axi_awaddr"},
|
||||
"AWPROT": { "actual": "s_axi_awprot"},
|
||||
"AWREADY": { "actual": "s_axi_awready"},
|
||||
"AWVALID": { "actual": "s_axi_awvalid"},
|
||||
"BREADY": { "actual": "s_axi_bready"},
|
||||
"BRESP": { "actual": "s_axi_bresp"},
|
||||
"BVALID": { "actual": "s_axi_bvalid"},
|
||||
"RDATA": { "actual": "s_axi_rdata"},
|
||||
"RREADY": { "actual": "s_axi_rready"},
|
||||
"RRESP": { "actual": "s_axi_rresp"},
|
||||
"RVALID": { "actual": "s_axi_rvalid"},
|
||||
"WDATA": { "actual": "s_axi_wdata"},
|
||||
"WREADY": { "actual": "s_axi_wready"},
|
||||
"WSTRB": { "actual": "s_axi_wstrb"},
|
||||
"WVALID": { "actual": "s_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_spi_engine/s_axi": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "s_axi_aclk"},
|
||||
"ARADDR": { "actual": "s_axi_araddr"},
|
||||
"ARESETN": { "actual": "s_axi_aresetn"},
|
||||
"ARPROT": { "actual": "s_axi_arprot"},
|
||||
"ARREADY": { "actual": "s_axi_arready"},
|
||||
"ARVALID": { "actual": "s_axi_arvalid"},
|
||||
"AWADDR": { "actual": "s_axi_awaddr"},
|
||||
"AWPROT": { "actual": "s_axi_awprot"},
|
||||
"AWREADY": { "actual": "s_axi_awready"},
|
||||
"AWVALID": { "actual": "s_axi_awvalid"},
|
||||
"BREADY": { "actual": "s_axi_bready"},
|
||||
"BRESP": { "actual": "s_axi_bresp"},
|
||||
"BVALID": { "actual": "s_axi_bvalid"},
|
||||
"RDATA": { "actual": "s_axi_rdata"},
|
||||
"RREADY": { "actual": "s_axi_rready"},
|
||||
"RRESP": { "actual": "s_axi_rresp"},
|
||||
"RVALID": { "actual": "s_axi_rvalid"},
|
||||
"WDATA": { "actual": "s_axi_wdata"},
|
||||
"WREADY": { "actual": "s_axi_wready"},
|
||||
"WSTRB": { "actual": "s_axi_wstrb"},
|
||||
"WVALID": { "actual": "s_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/microblaze_ps/M_AXI_DP": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "Clk"},
|
||||
"ARADDR": { "actual": "M_AXI_DP_ARADDR"},
|
||||
"ARESET": { "actual": "Reset"},
|
||||
"ARPROT": { "actual": "M_AXI_DP_ARPROT"},
|
||||
"ARREADY": { "actual": "M_AXI_DP_ARREADY"},
|
||||
"ARVALID": { "actual": "M_AXI_DP_ARVALID"},
|
||||
"AWADDR": { "actual": "M_AXI_DP_AWADDR"},
|
||||
"AWPROT": { "actual": "M_AXI_DP_AWPROT"},
|
||||
"AWREADY": { "actual": "M_AXI_DP_AWREADY"},
|
||||
"AWVALID": { "actual": "M_AXI_DP_AWVALID"},
|
||||
"BREADY": { "actual": "M_AXI_DP_BREADY"},
|
||||
"BRESP": { "actual": "M_AXI_DP_BRESP"},
|
||||
"BVALID": { "actual": "M_AXI_DP_BVALID"},
|
||||
"RDATA": { "actual": "M_AXI_DP_RDATA"},
|
||||
"RREADY": { "actual": "M_AXI_DP_RREADY"},
|
||||
"RRESP": { "actual": "M_AXI_DP_RRESP"},
|
||||
"RVALID": { "actual": "M_AXI_DP_RVALID"},
|
||||
"WDATA": { "actual": "M_AXI_DP_WDATA"},
|
||||
"WREADY": { "actual": "M_AXI_DP_WREADY"},
|
||||
"WSTRB": { "actual": "M_AXI_DP_WSTRB"},
|
||||
"WVALID": { "actual": "M_AXI_DP_WVALID"}
|
||||
}
|
||||
}
|
||||
}
|
||||
}
|
||||
}
|
||||
}
|
||||
File diff suppressed because it is too large
Load Diff
Reference in New Issue
Block a user