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//Copyright 1986-2019 Xilinx, Inc. All Rights Reserved.
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//Tool Version: Vivado v.2019.1.3 (win64) Build 2644227 Wed Sep 4 09:45:24 MDT 2019
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//Date : Fri Mar 17 23:21:42 2023
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//Host : JOSH-ASUS-Z690 running 64-bit major release (build 9200)
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//Command : generate_target system_bd_wrapper.bd
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//Design : system_bd_wrapper
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//Purpose : IP block netlist
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`timescale 1 ps / 1 ps
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module system_bd_wrapper
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(ddr_addr,
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ddr_ba,
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ddr_cas_n,
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ddr_ck_n,
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ddr_ck_p,
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||||
ddr_cke,
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ddr_cs_n,
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ddr_dm,
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ddr_dq,
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ddr_dqs_n,
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||||
ddr_dqs_p,
|
||||
ddr_odt,
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||||
ddr_ras_n,
|
||||
ddr_reset_n,
|
||||
ddr_we_n,
|
||||
fixed_io_ddr_vrn,
|
||||
fixed_io_ddr_vrp,
|
||||
fixed_io_mio,
|
||||
fixed_io_ps_clk,
|
||||
fixed_io_ps_porb,
|
||||
fixed_io_ps_srstb,
|
||||
gpio_i,
|
||||
gpio_o,
|
||||
refclk_n,
|
||||
refclk_p,
|
||||
rx_rstn,
|
||||
rx_sync_n,
|
||||
rx_sync_p,
|
||||
rx_tdata,
|
||||
rx_tvalid,
|
||||
rxn_in,
|
||||
rxp_in,
|
||||
spi_miso,
|
||||
spi_mosi,
|
||||
spi_sclk,
|
||||
spi_ss_0,
|
||||
spi_ss_1,
|
||||
spi_ss_2,
|
||||
sys_clk,
|
||||
sys_rst,
|
||||
sysclk_n,
|
||||
sysclk_p,
|
||||
sysref_n,
|
||||
sysref_p,
|
||||
tx_rstn,
|
||||
tx_sync_n,
|
||||
tx_sync_p,
|
||||
tx_tdata,
|
||||
tx_tready,
|
||||
txn_out,
|
||||
txp_out);
|
||||
inout [14:0]ddr_addr;
|
||||
inout [2:0]ddr_ba;
|
||||
inout ddr_cas_n;
|
||||
inout ddr_ck_n;
|
||||
inout ddr_ck_p;
|
||||
inout ddr_cke;
|
||||
inout ddr_cs_n;
|
||||
inout [3:0]ddr_dm;
|
||||
inout [31:0]ddr_dq;
|
||||
inout [3:0]ddr_dqs_n;
|
||||
inout [3:0]ddr_dqs_p;
|
||||
inout ddr_odt;
|
||||
inout ddr_ras_n;
|
||||
inout ddr_reset_n;
|
||||
inout ddr_we_n;
|
||||
inout fixed_io_ddr_vrn;
|
||||
inout fixed_io_ddr_vrp;
|
||||
inout [53:0]fixed_io_mio;
|
||||
inout fixed_io_ps_clk;
|
||||
inout fixed_io_ps_porb;
|
||||
inout fixed_io_ps_srstb;
|
||||
input [15:0]gpio_i;
|
||||
output [15:0]gpio_o;
|
||||
input [0:0]refclk_n;
|
||||
input [0:0]refclk_p;
|
||||
output rx_rstn;
|
||||
output [0:0]rx_sync_n;
|
||||
output [0:0]rx_sync_p;
|
||||
output [63:0]rx_tdata;
|
||||
output rx_tvalid;
|
||||
input [1:0]rxn_in;
|
||||
input [1:0]rxp_in;
|
||||
input spi_miso;
|
||||
output spi_mosi;
|
||||
output spi_sclk;
|
||||
output spi_ss_0;
|
||||
output spi_ss_1;
|
||||
output spi_ss_2;
|
||||
output sys_clk;
|
||||
output [0:0]sys_rst;
|
||||
input [0:0]sysclk_n;
|
||||
input [0:0]sysclk_p;
|
||||
input [0:0]sysref_n;
|
||||
input [0:0]sysref_p;
|
||||
output tx_rstn;
|
||||
input [0:0]tx_sync_n;
|
||||
input [0:0]tx_sync_p;
|
||||
input [63:0]tx_tdata;
|
||||
output tx_tready;
|
||||
output [1:0]txn_out;
|
||||
output [1:0]txp_out;
|
||||
|
||||
wire [14:0]ddr_addr;
|
||||
wire [2:0]ddr_ba;
|
||||
wire ddr_cas_n;
|
||||
wire ddr_ck_n;
|
||||
wire ddr_ck_p;
|
||||
wire ddr_cke;
|
||||
wire ddr_cs_n;
|
||||
wire [3:0]ddr_dm;
|
||||
wire [31:0]ddr_dq;
|
||||
wire [3:0]ddr_dqs_n;
|
||||
wire [3:0]ddr_dqs_p;
|
||||
wire ddr_odt;
|
||||
wire ddr_ras_n;
|
||||
wire ddr_reset_n;
|
||||
wire ddr_we_n;
|
||||
wire fixed_io_ddr_vrn;
|
||||
wire fixed_io_ddr_vrp;
|
||||
wire [53:0]fixed_io_mio;
|
||||
wire fixed_io_ps_clk;
|
||||
wire fixed_io_ps_porb;
|
||||
wire fixed_io_ps_srstb;
|
||||
wire [15:0]gpio_i;
|
||||
wire [15:0]gpio_o;
|
||||
wire [0:0]refclk_n;
|
||||
wire [0:0]refclk_p;
|
||||
wire rx_rstn;
|
||||
wire [0:0]rx_sync_n;
|
||||
wire [0:0]rx_sync_p;
|
||||
wire [63:0]rx_tdata;
|
||||
wire rx_tvalid;
|
||||
wire [1:0]rxn_in;
|
||||
wire [1:0]rxp_in;
|
||||
wire spi_miso;
|
||||
wire spi_mosi;
|
||||
wire spi_sclk;
|
||||
wire spi_ss_0;
|
||||
wire spi_ss_1;
|
||||
wire spi_ss_2;
|
||||
wire sys_clk;
|
||||
wire [0:0]sys_rst;
|
||||
wire [0:0]sysclk_n;
|
||||
wire [0:0]sysclk_p;
|
||||
wire [0:0]sysref_n;
|
||||
wire [0:0]sysref_p;
|
||||
wire tx_rstn;
|
||||
wire [0:0]tx_sync_n;
|
||||
wire [0:0]tx_sync_p;
|
||||
wire [63:0]tx_tdata;
|
||||
wire tx_tready;
|
||||
wire [1:0]txn_out;
|
||||
wire [1:0]txp_out;
|
||||
|
||||
system_bd system_bd_i
|
||||
(.ddr_addr(ddr_addr),
|
||||
.ddr_ba(ddr_ba),
|
||||
.ddr_cas_n(ddr_cas_n),
|
||||
.ddr_ck_n(ddr_ck_n),
|
||||
.ddr_ck_p(ddr_ck_p),
|
||||
.ddr_cke(ddr_cke),
|
||||
.ddr_cs_n(ddr_cs_n),
|
||||
.ddr_dm(ddr_dm),
|
||||
.ddr_dq(ddr_dq),
|
||||
.ddr_dqs_n(ddr_dqs_n),
|
||||
.ddr_dqs_p(ddr_dqs_p),
|
||||
.ddr_odt(ddr_odt),
|
||||
.ddr_ras_n(ddr_ras_n),
|
||||
.ddr_reset_n(ddr_reset_n),
|
||||
.ddr_we_n(ddr_we_n),
|
||||
.fixed_io_ddr_vrn(fixed_io_ddr_vrn),
|
||||
.fixed_io_ddr_vrp(fixed_io_ddr_vrp),
|
||||
.fixed_io_mio(fixed_io_mio),
|
||||
.fixed_io_ps_clk(fixed_io_ps_clk),
|
||||
.fixed_io_ps_porb(fixed_io_ps_porb),
|
||||
.fixed_io_ps_srstb(fixed_io_ps_srstb),
|
||||
.gpio_i(gpio_i),
|
||||
.gpio_o(gpio_o),
|
||||
.refclk_n(refclk_n),
|
||||
.refclk_p(refclk_p),
|
||||
.rx_rstn(rx_rstn),
|
||||
.rx_sync_n(rx_sync_n),
|
||||
.rx_sync_p(rx_sync_p),
|
||||
.rx_tdata(rx_tdata),
|
||||
.rx_tvalid(rx_tvalid),
|
||||
.rxn_in(rxn_in),
|
||||
.rxp_in(rxp_in),
|
||||
.spi_miso(spi_miso),
|
||||
.spi_mosi(spi_mosi),
|
||||
.spi_sclk(spi_sclk),
|
||||
.spi_ss_0(spi_ss_0),
|
||||
.spi_ss_1(spi_ss_1),
|
||||
.spi_ss_2(spi_ss_2),
|
||||
.sys_clk(sys_clk),
|
||||
.sys_rst(sys_rst),
|
||||
.sysclk_n(sysclk_n),
|
||||
.sysclk_p(sysclk_p),
|
||||
.sysref_n(sysref_n),
|
||||
.sysref_p(sysref_p),
|
||||
.tx_rstn(tx_rstn),
|
||||
.tx_sync_n(tx_sync_n),
|
||||
.tx_sync_p(tx_sync_p),
|
||||
.tx_tdata(tx_tdata),
|
||||
.tx_tready(tx_tready),
|
||||
.txn_out(txn_out),
|
||||
.txp_out(txp_out));
|
||||
endmodule
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Reference in New Issue
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