`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date:    15:35:03 01/27/2022 
// Design Name: 
// Module Name:    mod2_rom 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
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module mod2_rom(
input   sysclk,
input [11 : 0] addra,

output reg[13:0] douta
);

reg[11:0]	addr=0;
always@(posedge sysclk)begin
	addr<=addra%25;	
end

always@(posedge sysclk)begin
	case(addr)
0	:	douta	<=	1	;
1	:	douta	<=	25	;
2	:	douta	<=	25	;
3	:	douta	<=	25	;
4	:	douta	<=	25	;
5	:	douta	<=	5	;
6	:	douta	<=	25	;
7	:	douta	<=	25	;
8	:	douta	<=	25	;
9	:	douta	<=	25	;
10	:	douta	<=	5	;
11	:	douta	<=	25	;
12	:	douta	<=	25	;
13	:	douta	<=	25	;
14	:	douta	<=	25	;
15	:	douta	<=	5	;
16	:	douta	<=	25	;
17	:	douta	<=	25	;
18	:	douta	<=	25	;
19	:	douta	<=	25	;
20	:	douta	<=	5	;
21	:	douta	<=	25	;
22	:	douta	<=	25	;
23	:	douta	<=	25	;
24	:	douta	<=	25	;
default:douta	<=	douta	;
endcase

end







endmodule