`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date: 2022/08/26 16:14:01
// Design Name: 
// Module Name: glink_rst_create
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module glink_rst_create(
input   glink_logic_clk,
input   i_reset_p,
output  reset_p
    );
    
    wire rst_n_fil;    
reset_filter 
#(
    .RESET_MANUAL_POL       (0  ),
    .RESET_POWER_POL        (1  ),
    .RESET_OUT_POL          (0  ),  
    .FILTER_WIDTH           (125),   
    .RESET_MANUAL_EN_POL    (1  ) 
)
u_reset_filter
(
    .clk                    (glink_logic_clk),   
    .i_reset_p              (i_reset_p      ), 
    .i_reset_m_en           (1'b0           ),
                                       
    .i_reset_m              (1'b1           ),   
    .o_reset_p_syn          (               ),
    .o_reset_combo          (rst_n_fil      )
);

reset_pls_extend 
#(
    .IN_POLARITY            (0  ),
    .OUT_POLARITY           (1  ),
    .EXTEND_WIDTH           (2500000)
)
u_reset_pls_extend
(
    .clk                    (glink_logic_clk),
    .i_reset                (rst_n_fil      ),
    .o_reset                (reset_p        )
);


endmodule