doc: 添加原项目地址

2024-11-10 16:49:12 +08:00
parent 2108dea91c
commit 988b9e39a0
1 changed files with 2 additions and 0 deletions
@@ -10,6 +10,8 @@

 ## `20240629` - 使用 Vivado 2024.1 进行开发，MTS 通过

+> 原项目地址：[rfsoc_eval_demo](https://git.gatsby.icu/josh/vivado_pub/src/branch/master/projects/rfsoc_eval/rfsoc_eval_demo)
+
 将工程迁移到了 Vivado 2024.1 版本，并进行以下改动：

 - 按照 PG269 的推荐，修改了 PL CLK 和 PL SYSREF 接入 FPGA 的方法，原来使用 RF Data Converter 输出的时钟对 PL SYSREF 采样并输入到 RF Data Converter 中，但是 PG269 不允许这样操作，因此改为使用输入 FPGA 管脚的 PL CLK 对 PL SYSREF 进行采样。