add post josh-verilog-7

source/_posts/2020-11-30-josh-verilog-part-3.md

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 在前面几节中，介绍了 Verilog 的描述方式。
 Verilog 语言是一种强大的硬件描述语言，可以支持多个设计层次。在这里将进行简单的介绍。
 
-## 5.1. 系统级和行为级
+## 5.1. 系统级和行为级<a id=5.1><a>
 
 Verilog 语言作为一种用户工具，提供给用户许多描述硬件的手段，如前面所述：数据流描述、行为描述（`always` 和 `initial` 语句）、结构化描述。同时，不同用户可以根据自己的需要，在不同抽象层次上对硬件进行描述。有如下设计层次金字塔供参考。
 

source/_posts/2023-04-16-josh-verilog-part-6.md

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 title: Josh 的学习笔记之 Verilog（Part 6——如何写好状态机）
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