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-title: Josh 的学习笔记之 Verilog（Part 1 —— 初识 HDL 设计方法）
+title: "Josh's Notes: Verilog（Part 1 — 初识 HDL 设计方法）"
 date: 2020-11-27 22:58:07
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   - Verilog

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-title: Josh 的学习笔记之 Verilog（Part 2 —— Verilog 语言基础）
+title: "Josh's Notes: Verilog（Part 2 — Verilog 语言基础）"
 date: 2020-11-28 11:42:50
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   - Verilog

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-title: Josh 的学习笔记之 Verilog（Part 3 —— 描述方式和设计层次）
+title: "Josh's Notes: Verilog（Part 3 — 描述方式和设计层次）"
 date: 2020-11-30 00:57:49
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   - Verilog

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-title: Josh 的学习笔记之 Verilog（Part 4 —— RTL 概念与常用 RTL 建模）
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-title: Josh 的学习笔记之 Verilog（Part 5 —— RTL 设计与编码指导）
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-title: Josh 的学习笔记之多抽样率信号处理 (Part 1 —— 抽样率转换)
+title: "Josh's Notes: 多抽样率信号处理 (Part 1 — 抽样率转换)"
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-title: 'Josh''s Notes: SystemVerilog 验证 (Part 1 — 验证导论)'
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-title: 'Josh''s Notes: SystemVerilog 验证 (Part 2 — 数据类型)'
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-title: Josh 的学习笔记之数字信号处理（Part 1——离散时间信号和系统分析基础）
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