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  • sjl_dj_rfsoc_df-SW-0.0.1 0bb853a87d
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    sjl_dj_rfsoc_df_20241027 Pre-Release

    josh released this 2024-10-27 16:44:37 +08:00 | 0 commits to master since this release

    Pre-Release Note

    • HSJL 演示程序，物理层基于 DF 节点，待测试。
    • RF-ADC 和 RF-DAC 采样率均为 1.92 Gsps = 48 Msps × 40。
    • 收发频点默认为 1 GHz，但是由于位于采样带宽的边缘，信号幅度可能较小，可能需要调整（在 PS 中调整即可，待开发）。
    • 工程文件较大，发布为分卷压缩包。
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  • sjl_basic_20240930 e448931a01
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    sjl_basic_20240930 Stable

    josh released this 2024-10-16 19:21:54 +08:00 | 3 commits to master since this release

    README.md

    Board: SJL_2Z7100-V1_0

    Device: xc7z100ffg900-2 (u1), ad9528 (u7), ad9361 (u8), ad9361 (u9), ad9653 (u10)

    Archiver: Josh Gao

    2024/09/30

    • PS 增加了 AD9653 的驱动。

    2024/09/29

    1. 使用 PS 配置 AD9528 和两片 AD9361。

    2. AD9528 相关

      • 使用板上 50 MHz 晶振同时供给 VCO 和 REFA。

      • AD9661 参考时钟为 40 MHz，其他时钟均为 200 MHz。

    3. AD9361 配置相关

      • 第一片默认启用 Rx2A 和 Tx2A，第二片默认启用 RX1A 和 RX2A，因此接收通道仅 rx_ch2_i/q、rx_ch3_i/q 和 rx_ch4_i/q 有数据，具体请结合原理图。

      • 使用 40 MHz 时钟输入，采样率为 48 Msps，发送频率为 1525 MHz，接收频率为 1525 MHz。

    4. PL 相关

      • PL 信号处理时钟 sys_clk 在 Clock Wizard 中为 50 MHz，但实际由 AD9361 输入随路时钟生成，频率为 48 MHz。
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  • dx_sig_basic_20240926 e93815c8b0
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    dx_sig_basic_20240926 Stable

    josh released this 2024-10-16 19:00:42 +08:00 | 4 commits to master since this release

    README.md

    Board: DX_2Z7100_AD9528_2AD9361_V1.0

    Device: xc7z100ffg900-2 (U1), ad9528 (U7), ad9361 (u8), ad9361 (u9)

    Archiver: Josh Gao

    2024-09-26

    • PL 增加编译选项，可以在 system_top.v 中定义 AD9361_1_2T2R 和 AD9361_2_2T2R 来启用 2T2R 时序，默认设置为 1T1R 模式。

    • PL 的时钟基频改为 60 MHz，考虑到 GW 采样率为 56 Msps；但是可能造成 TT 工作时钟过快，需要使用时进行相应调整。

    • PL 更改部分数据端口的命名。

    • PS 按照最新的对飞 PS 架构进行修改，需要 Include include 文件夹。

    • 修改 AD9361 的输入时钟为 40 MHz，二倍频接近 80 MHz 可以获得更好性能。

    • 两片 AD9361 的频点分别按照 TT 和 GW 修改，均仅启用一个收发通道。

    • 测试发送 EVM 约为 2%。

    2024-09-12

    1. 使用 PS 配置 AD9528 和两片 AD9361。

    2. AD9528 相关

      • 使用板上 50 MHz 晶振同时供给 VCO 和 REFA。

      • AD9361 时钟为 25 MHz，其他时钟均为 200 MHz。

    3. AD9361 配置相关

      • 默认启用 Rx2A 和 Tx2A，因此接收通道仅 rx_ch2_i/q 和 rx_ch4_i/q 有数据，具体请结合原理图。

      • 使用 25 MHz 时钟输入，采样率为 48 Msps，发送频率为 4125 MHz，接收频率为 125 MHz。

    4. PL 相关

      • PL 信号处理时钟 sys_clk 在 Clock Wizard 中为 50 MHz，但实际由 AD9361 输入随路时钟生成，频率为 48 MHz。

    2024-09-11

    • 初始版本，AD9361 使用 2T2R 模式。
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  • dx_pwr_basic_20240909 28828d8d6e
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    dx_pwr_basic_20240909 Stable

    josh released this 2024-10-16 18:50:43 +08:00 | 5 commits to master since this release

    跨域电源接口板工程。

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