add ad9361_mapping module for xc7k410tffg900-2
This commit is contained in:
+479
@@ -0,0 +1,479 @@
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{
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"schema": "xilinx.com:schema:json_instance:1.0",
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"ip_inst": {
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"xci_name": "ad9361_fifo",
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"component_reference": "xilinx.com:ip:fifo_generator:13.2",
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"ip_revision": "9",
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"gen_directory": "../../../../ad9361_mapping.gen/sources_1/ip/ad9361_fifo",
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"parameters": {
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"component_parameters": {
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"Component_Name": [ { "value": "ad9361_fifo", "resolve_type": "user", "usage": "all" } ],
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"Fifo_Implementation": [ { "value": "Independent_Clocks_Distributed_RAM", "value_src": "user", "resolve_type": "user", "usage": "all" } ],
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"synchronization_stages": [ { "value": "3", "value_src": "user", "resolve_type": "user", "format": "long", "usage": "all" } ],
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"synchronization_stages_axi": [ { "value": "2", "resolve_type": "user", "format": "long", "usage": "all" } ],
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"INTERFACE_TYPE": [ { "value": "Native", "resolve_type": "user", "usage": "all" } ],
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"Performance_Options": [ { "value": "Standard_FIFO", "resolve_type": "user", "usage": "all" } ],
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"asymmetric_port_width": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
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"Input_Data_Width": [ { "value": "12", "value_src": "user", "resolve_type": "user", "format": "long", "usage": "all" } ],
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"Input_Depth": [ { "value": "16", "value_src": "user", "resolve_type": "user", "usage": "all" } ],
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"Output_Data_Width": [ { "value": "12", "resolve_type": "user", "enabled": false, "usage": "all" } ],
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"Output_Depth": [ { "value": "16", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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"Enable_ECC": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
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"Use_Embedded_Registers": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
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"Reset_Pin": [ { "value": "true", "resolve_type": "user", "format": "bool", "usage": "all" } ],
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"Enable_Reset_Synchronization": [ { "value": "true", "resolve_type": "user", "format": "bool", "usage": "all" } ],
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"Reset_Type": [ { "value": "Asynchronous_Reset", "resolve_type": "user", "enabled": false, "usage": "all" } ],
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"Full_Flags_Reset_Value": [ { "value": "1", "resolve_type": "user", "usage": "all" } ],
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"Use_Dout_Reset": [ { "value": "true", "resolve_type": "user", "format": "bool", "usage": "all" } ],
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"Dout_Reset_Value": [ { "value": "0", "resolve_type": "user", "usage": "all" } ],
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"dynamic_power_saving": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
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"Almost_Full_Flag": [ { "value": "false", "resolve_type": "user", "format": "bool", "usage": "all" } ],
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"Almost_Empty_Flag": [ { "value": "false", "resolve_type": "user", "format": "bool", "usage": "all" } ],
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"Valid_Flag": [ { "value": "false", "resolve_type": "user", "format": "bool", "usage": "all" } ],
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"Valid_Sense": [ { "value": "Active_High", "resolve_type": "user", "enabled": false, "usage": "all" } ],
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"Underflow_Flag": [ { "value": "false", "resolve_type": "user", "format": "bool", "usage": "all" } ],
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"Underflow_Sense": [ { "value": "Active_High", "resolve_type": "user", "enabled": false, "usage": "all" } ],
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"Write_Acknowledge_Flag": [ { "value": "false", "resolve_type": "user", "format": "bool", "usage": "all" } ],
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"Write_Acknowledge_Sense": [ { "value": "Active_High", "resolve_type": "user", "enabled": false, "usage": "all" } ],
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"Overflow_Flag": [ { "value": "false", "resolve_type": "user", "format": "bool", "usage": "all" } ],
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"Overflow_Sense": [ { "value": "Active_High", "resolve_type": "user", "enabled": false, "usage": "all" } ],
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"Inject_Sbit_Error": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
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"Inject_Dbit_Error": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
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"ecc_pipeline_reg": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
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"Use_Extra_Logic": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
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"Data_Count": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
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"Data_Count_Width": [ { "value": "4", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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"Write_Data_Count": [ { "value": "false", "resolve_type": "user", "format": "bool", "usage": "all" } ],
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"Write_Data_Count_Width": [ { "value": "4", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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"Read_Data_Count": [ { "value": "false", "resolve_type": "user", "format": "bool", "usage": "all" } ],
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|
"Read_Data_Count_Width": [ { "value": "4", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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"Disable_Timing_Violations": [ { "value": "false", "resolve_type": "user", "format": "bool", "usage": "all" } ],
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"Read_Clock_Frequency": [ { "value": "1", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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"Write_Clock_Frequency": [ { "value": "1", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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"Programmable_Full_Type": [ { "value": "No_Programmable_Full_Threshold", "resolve_type": "user", "usage": "all" } ],
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"Full_Threshold_Assert_Value": [ { "value": "13", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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"Full_Threshold_Negate_Value": [ { "value": "12", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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"Programmable_Empty_Type": [ { "value": "No_Programmable_Empty_Threshold", "resolve_type": "user", "usage": "all" } ],
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"Empty_Threshold_Assert_Value": [ { "value": "2", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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"Empty_Threshold_Negate_Value": [ { "value": "3", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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"PROTOCOL": [ { "value": "AXI4", "resolve_type": "user", "enabled": false, "usage": "all" } ],
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"Clock_Type_AXI": [ { "value": "Common_Clock", "resolve_type": "user", "usage": "all" } ],
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"HAS_ACLKEN": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
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|
"Clock_Enable_Type": [ { "value": "Slave_Interface_Clock_Enable", "resolve_type": "user", "enabled": false, "usage": "all" } ],
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|
"READ_WRITE_MODE": [ { "value": "READ_WRITE", "resolve_type": "user", "usage": "all" } ],
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|
"ID_WIDTH": [ { "value": "0", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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|
"ADDRESS_WIDTH": [ { "value": "32", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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"DATA_WIDTH": [ { "value": "64", "resolve_type": "user", "enabled": false, "usage": "all" } ],
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|
"AWUSER_Width": [ { "value": "0", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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"WUSER_Width": [ { "value": "0", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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"BUSER_Width": [ { "value": "0", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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|
"ARUSER_Width": [ { "value": "0", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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|
"RUSER_Width": [ { "value": "0", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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|
"TDATA_NUM_BYTES": [ { "value": "1", "resolve_type": "user", "usage": "all" } ],
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|
"TID_WIDTH": [ { "value": "0", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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|
"TDEST_WIDTH": [ { "value": "0", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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|
"TUSER_WIDTH": [ { "value": "4", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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"Enable_TREADY": [ { "value": "true", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
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"Enable_TLAST": [ { "value": "false", "resolve_type": "user", "format": "bool", "usage": "all" } ],
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"HAS_TSTRB": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
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|
"TSTRB_WIDTH": [ { "value": "1", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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|
"HAS_TKEEP": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
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|
"TKEEP_WIDTH": [ { "value": "1", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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"wach_type": [ { "value": "FIFO", "resolve_type": "user", "usage": "all" } ],
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"FIFO_Implementation_wach": [ { "value": "Common_Clock_Block_RAM", "resolve_type": "user", "usage": "all" } ],
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"FIFO_Application_Type_wach": [ { "value": "Data_FIFO", "resolve_type": "user", "enabled": false, "usage": "all" } ],
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|
"Enable_ECC_wach": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
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|
"Inject_Sbit_Error_wach": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
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|
"Inject_Dbit_Error_wach": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
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|
"Input_Depth_wach": [ { "value": "16", "resolve_type": "user", "usage": "all" } ],
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|
"Enable_Data_Counts_wach": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
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|
"Programmable_Full_Type_wach": [ { "value": "No_Programmable_Full_Threshold", "resolve_type": "user", "enabled": false, "usage": "all" } ],
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"Full_Threshold_Assert_Value_wach": [ { "value": "1023", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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|
"Programmable_Empty_Type_wach": [ { "value": "No_Programmable_Empty_Threshold", "resolve_type": "user", "enabled": false, "usage": "all" } ],
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"Empty_Threshold_Assert_Value_wach": [ { "value": "1022", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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|
"wdch_type": [ { "value": "FIFO", "resolve_type": "user", "usage": "all" } ],
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|
"FIFO_Implementation_wdch": [ { "value": "Common_Clock_Block_RAM", "resolve_type": "user", "usage": "all" } ],
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|
"FIFO_Application_Type_wdch": [ { "value": "Data_FIFO", "resolve_type": "user", "enabled": false, "usage": "all" } ],
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|
"Enable_ECC_wdch": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
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|
"Inject_Sbit_Error_wdch": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
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|
"Inject_Dbit_Error_wdch": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
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|
"Input_Depth_wdch": [ { "value": "1024", "resolve_type": "user", "usage": "all" } ],
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|
"Enable_Data_Counts_wdch": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
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|
"Programmable_Full_Type_wdch": [ { "value": "No_Programmable_Full_Threshold", "resolve_type": "user", "enabled": false, "usage": "all" } ],
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|
"Full_Threshold_Assert_Value_wdch": [ { "value": "1023", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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|
"Programmable_Empty_Type_wdch": [ { "value": "No_Programmable_Empty_Threshold", "resolve_type": "user", "enabled": false, "usage": "all" } ],
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|
"Empty_Threshold_Assert_Value_wdch": [ { "value": "1022", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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|
"wrch_type": [ { "value": "FIFO", "resolve_type": "user", "usage": "all" } ],
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|
"FIFO_Implementation_wrch": [ { "value": "Common_Clock_Block_RAM", "resolve_type": "user", "usage": "all" } ],
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|
"FIFO_Application_Type_wrch": [ { "value": "Data_FIFO", "resolve_type": "user", "enabled": false, "usage": "all" } ],
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|
"Enable_ECC_wrch": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
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|
"Inject_Sbit_Error_wrch": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
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|
"Inject_Dbit_Error_wrch": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
|
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|
"Input_Depth_wrch": [ { "value": "16", "resolve_type": "user", "usage": "all" } ],
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|
"Enable_Data_Counts_wrch": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
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|
"Programmable_Full_Type_wrch": [ { "value": "No_Programmable_Full_Threshold", "resolve_type": "user", "enabled": false, "usage": "all" } ],
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|
"Full_Threshold_Assert_Value_wrch": [ { "value": "1023", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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|
"Programmable_Empty_Type_wrch": [ { "value": "No_Programmable_Empty_Threshold", "resolve_type": "user", "enabled": false, "usage": "all" } ],
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||||||
|
"Empty_Threshold_Assert_Value_wrch": [ { "value": "1022", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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|
"rach_type": [ { "value": "FIFO", "resolve_type": "user", "usage": "all" } ],
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|
"FIFO_Implementation_rach": [ { "value": "Common_Clock_Block_RAM", "resolve_type": "user", "usage": "all" } ],
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|
"FIFO_Application_Type_rach": [ { "value": "Data_FIFO", "resolve_type": "user", "enabled": false, "usage": "all" } ],
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||||||
|
"Enable_ECC_rach": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
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||||||
|
"Inject_Sbit_Error_rach": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
|
||||||
|
"Inject_Dbit_Error_rach": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
|
||||||
|
"Input_Depth_rach": [ { "value": "16", "resolve_type": "user", "usage": "all" } ],
|
||||||
|
"Enable_Data_Counts_rach": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
|
||||||
|
"Programmable_Full_Type_rach": [ { "value": "No_Programmable_Full_Threshold", "resolve_type": "user", "enabled": false, "usage": "all" } ],
|
||||||
|
"Full_Threshold_Assert_Value_rach": [ { "value": "1023", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
|
||||||
|
"Programmable_Empty_Type_rach": [ { "value": "No_Programmable_Empty_Threshold", "resolve_type": "user", "enabled": false, "usage": "all" } ],
|
||||||
|
"Empty_Threshold_Assert_Value_rach": [ { "value": "1022", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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||||||
|
"rdch_type": [ { "value": "FIFO", "resolve_type": "user", "usage": "all" } ],
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||||||
|
"FIFO_Implementation_rdch": [ { "value": "Common_Clock_Block_RAM", "resolve_type": "user", "usage": "all" } ],
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||||||
|
"FIFO_Application_Type_rdch": [ { "value": "Data_FIFO", "resolve_type": "user", "enabled": false, "usage": "all" } ],
|
||||||
|
"Enable_ECC_rdch": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
|
||||||
|
"Inject_Sbit_Error_rdch": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
|
||||||
|
"Inject_Dbit_Error_rdch": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
|
||||||
|
"Input_Depth_rdch": [ { "value": "1024", "resolve_type": "user", "usage": "all" } ],
|
||||||
|
"Enable_Data_Counts_rdch": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
|
||||||
|
"Programmable_Full_Type_rdch": [ { "value": "No_Programmable_Full_Threshold", "resolve_type": "user", "enabled": false, "usage": "all" } ],
|
||||||
|
"Full_Threshold_Assert_Value_rdch": [ { "value": "1023", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
|
||||||
|
"Programmable_Empty_Type_rdch": [ { "value": "No_Programmable_Empty_Threshold", "resolve_type": "user", "enabled": false, "usage": "all" } ],
|
||||||
|
"Empty_Threshold_Assert_Value_rdch": [ { "value": "1022", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
|
||||||
|
"axis_type": [ { "value": "FIFO", "resolve_type": "user", "usage": "all" } ],
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||||||
|
"FIFO_Implementation_axis": [ { "value": "Common_Clock_Block_RAM", "resolve_type": "user", "usage": "all" } ],
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||||||
|
"FIFO_Application_Type_axis": [ { "value": "Data_FIFO", "resolve_type": "user", "enabled": false, "usage": "all" } ],
|
||||||
|
"Enable_ECC_axis": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
|
||||||
|
"Inject_Sbit_Error_axis": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
|
||||||
|
"Inject_Dbit_Error_axis": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
|
||||||
|
"Input_Depth_axis": [ { "value": "1024", "resolve_type": "user", "usage": "all" } ],
|
||||||
|
"Enable_Data_Counts_axis": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
|
||||||
|
"Programmable_Full_Type_axis": [ { "value": "No_Programmable_Full_Threshold", "resolve_type": "user", "enabled": false, "usage": "all" } ],
|
||||||
|
"Full_Threshold_Assert_Value_axis": [ { "value": "1023", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
|
||||||
|
"Programmable_Empty_Type_axis": [ { "value": "No_Programmable_Empty_Threshold", "resolve_type": "user", "enabled": false, "usage": "all" } ],
|
||||||
|
"Empty_Threshold_Assert_Value_axis": [ { "value": "1022", "resolve_type": "user", "format": "long", "enabled": false, "usage": "all" } ],
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||||||
|
"Register_Slice_Mode_wach": [ { "value": "Fully_Registered", "resolve_type": "user", "usage": "all" } ],
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|
"Register_Slice_Mode_wdch": [ { "value": "Fully_Registered", "resolve_type": "user", "usage": "all" } ],
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||||||
|
"Register_Slice_Mode_wrch": [ { "value": "Fully_Registered", "resolve_type": "user", "usage": "all" } ],
|
||||||
|
"Register_Slice_Mode_rach": [ { "value": "Fully_Registered", "resolve_type": "user", "usage": "all" } ],
|
||||||
|
"Register_Slice_Mode_rdch": [ { "value": "Fully_Registered", "resolve_type": "user", "usage": "all" } ],
|
||||||
|
"Register_Slice_Mode_axis": [ { "value": "Fully_Registered", "resolve_type": "user", "usage": "all" } ],
|
||||||
|
"Underflow_Flag_AXI": [ { "value": "false", "resolve_type": "user", "format": "bool", "usage": "all" } ],
|
||||||
|
"Underflow_Sense_AXI": [ { "value": "Active_High", "resolve_type": "user", "usage": "all" } ],
|
||||||
|
"Overflow_Flag_AXI": [ { "value": "false", "resolve_type": "user", "format": "bool", "usage": "all" } ],
|
||||||
|
"Overflow_Sense_AXI": [ { "value": "Active_High", "resolve_type": "user", "usage": "all" } ],
|
||||||
|
"Disable_Timing_Violations_AXI": [ { "value": "false", "resolve_type": "user", "format": "bool", "usage": "all" } ],
|
||||||
|
"Add_NGC_Constraint_AXI": [ { "value": "false", "resolve_type": "user", "format": "bool", "usage": "all" } ],
|
||||||
|
"Enable_Common_Underflow": [ { "value": "false", "resolve_type": "user", "format": "bool", "usage": "all" } ],
|
||||||
|
"Enable_Common_Overflow": [ { "value": "false", "resolve_type": "user", "format": "bool", "usage": "all" } ],
|
||||||
|
"enable_read_pointer_increment_by2": [ { "value": "false", "resolve_type": "user", "format": "bool", "usage": "all" } ],
|
||||||
|
"Use_Embedded_Registers_axis": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
|
||||||
|
"enable_low_latency": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
|
||||||
|
"use_dout_register": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
|
||||||
|
"Master_interface_Clock_enable_memory_mapped": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
|
||||||
|
"Slave_interface_Clock_enable_memory_mapped": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
|
||||||
|
"Output_Register_Type": [ { "value": "Embedded_Reg", "resolve_type": "user", "enabled": false, "usage": "all" } ],
|
||||||
|
"Enable_Safety_Circuit": [ { "value": "false", "resolve_type": "user", "format": "bool", "enabled": false, "usage": "all" } ],
|
||||||
|
"Enable_ECC_Type": [ { "value": "Hard_ECC", "resolve_type": "user", "enabled": false, "usage": "all" } ],
|
||||||
|
"C_SELECT_XPM": [ { "value": "0", "resolve_type": "user", "format": "long", "usage": "all" } ]
|
||||||
|
},
|
||||||
|
"model_parameters": {
|
||||||
|
"C_COMMON_CLOCK": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_SELECT_XPM": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_COUNT_TYPE": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_DATA_COUNT_WIDTH": [ { "value": "4", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_DEFAULT_VALUE": [ { "value": "BlankString", "resolve_type": "generated", "usage": "all" } ],
|
||||||
|
"C_DIN_WIDTH": [ { "value": "12", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_DOUT_RST_VAL": [ { "value": "0", "resolve_type": "generated", "usage": "all" } ],
|
||||||
|
"C_DOUT_WIDTH": [ { "value": "12", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_ENABLE_RLOCS": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_FAMILY": [ { "value": "kintex7", "resolve_type": "generated", "usage": "all" } ],
|
||||||
|
"C_FULL_FLAGS_RST_VAL": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_ALMOST_EMPTY": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_ALMOST_FULL": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_BACKUP": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_DATA_COUNT": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_INT_CLK": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_MEMINIT_FILE": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_OVERFLOW": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_RD_DATA_COUNT": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_RD_RST": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_RST": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_SRST": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_UNDERFLOW": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_VALID": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_WR_ACK": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_WR_DATA_COUNT": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_WR_RST": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_IMPLEMENTATION_TYPE": [ { "value": "2", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_INIT_WR_PNTR_VAL": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_MEMORY_TYPE": [ { "value": "2", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_MIF_FILE_NAME": [ { "value": "BlankString", "resolve_type": "generated", "usage": "all" } ],
|
||||||
|
"C_OPTIMIZATION_MODE": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_OVERFLOW_LOW": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PRELOAD_LATENCY": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PRELOAD_REGS": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PRIM_FIFO_TYPE": [ { "value": "512x36", "resolve_type": "generated", "usage": "all" } ],
|
||||||
|
"C_PROG_EMPTY_THRESH_ASSERT_VAL": [ { "value": "2", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_EMPTY_THRESH_NEGATE_VAL": [ { "value": "3", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_EMPTY_TYPE": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_FULL_THRESH_ASSERT_VAL": [ { "value": "13", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_FULL_THRESH_NEGATE_VAL": [ { "value": "12", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_FULL_TYPE": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_RD_DATA_COUNT_WIDTH": [ { "value": "4", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_RD_DEPTH": [ { "value": "16", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_RD_FREQ": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_RD_PNTR_WIDTH": [ { "value": "4", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_UNDERFLOW_LOW": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_USE_DOUT_RST": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_USE_ECC": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_USE_EMBEDDED_REG": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_USE_PIPELINE_REG": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_POWER_SAVING_MODE": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_USE_FIFO16_FLAGS": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_USE_FWFT_DATA_COUNT": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_VALID_LOW": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_WR_ACK_LOW": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_WR_DATA_COUNT_WIDTH": [ { "value": "4", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_WR_DEPTH": [ { "value": "16", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_WR_FREQ": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_WR_PNTR_WIDTH": [ { "value": "4", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_WR_RESPONSE_LATENCY": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_MSGON_VAL": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_ENABLE_RST_SYNC": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_EN_SAFETY_CKT": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_ERROR_INJECTION_TYPE": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_SYNCHRONIZER_STAGE": [ { "value": "3", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_INTERFACE_TYPE": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_AXI_TYPE": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_AXI_WR_CHANNEL": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_AXI_RD_CHANNEL": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_SLAVE_CE": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_MASTER_CE": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_ADD_NGC_CONSTRAINT": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_USE_COMMON_OVERFLOW": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_USE_COMMON_UNDERFLOW": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_USE_DEFAULT_SETTINGS": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_AXI_ID_WIDTH": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_AXI_ADDR_WIDTH": [ { "value": "32", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_AXI_DATA_WIDTH": [ { "value": "64", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_AXI_LEN_WIDTH": [ { "value": "8", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_AXI_LOCK_WIDTH": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_AXI_ID": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_AXI_AWUSER": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_AXI_WUSER": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_AXI_BUSER": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_AXI_ARUSER": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_AXI_RUSER": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_AXI_ARUSER_WIDTH": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_AXI_AWUSER_WIDTH": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_AXI_WUSER_WIDTH": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_AXI_BUSER_WIDTH": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_AXI_RUSER_WIDTH": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_AXIS_TDATA": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_AXIS_TID": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_AXIS_TDEST": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_AXIS_TUSER": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_AXIS_TREADY": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_AXIS_TLAST": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_AXIS_TSTRB": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_AXIS_TKEEP": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_AXIS_TDATA_WIDTH": [ { "value": "8", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_AXIS_TID_WIDTH": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_AXIS_TDEST_WIDTH": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_AXIS_TUSER_WIDTH": [ { "value": "4", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_AXIS_TSTRB_WIDTH": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_AXIS_TKEEP_WIDTH": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_WACH_TYPE": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_WDCH_TYPE": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_WRCH_TYPE": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_RACH_TYPE": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_RDCH_TYPE": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_AXIS_TYPE": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_IMPLEMENTATION_TYPE_WACH": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_IMPLEMENTATION_TYPE_WDCH": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_IMPLEMENTATION_TYPE_WRCH": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_IMPLEMENTATION_TYPE_RACH": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_IMPLEMENTATION_TYPE_RDCH": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_IMPLEMENTATION_TYPE_AXIS": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_APPLICATION_TYPE_WACH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_APPLICATION_TYPE_WDCH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_APPLICATION_TYPE_WRCH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_APPLICATION_TYPE_RACH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_APPLICATION_TYPE_RDCH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_APPLICATION_TYPE_AXIS": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PRIM_FIFO_TYPE_WACH": [ { "value": "512x36", "resolve_type": "generated", "usage": "all" } ],
|
||||||
|
"C_PRIM_FIFO_TYPE_WDCH": [ { "value": "1kx36", "resolve_type": "generated", "usage": "all" } ],
|
||||||
|
"C_PRIM_FIFO_TYPE_WRCH": [ { "value": "512x36", "resolve_type": "generated", "usage": "all" } ],
|
||||||
|
"C_PRIM_FIFO_TYPE_RACH": [ { "value": "512x36", "resolve_type": "generated", "usage": "all" } ],
|
||||||
|
"C_PRIM_FIFO_TYPE_RDCH": [ { "value": "1kx36", "resolve_type": "generated", "usage": "all" } ],
|
||||||
|
"C_PRIM_FIFO_TYPE_AXIS": [ { "value": "1kx18", "resolve_type": "generated", "usage": "all" } ],
|
||||||
|
"C_USE_ECC_WACH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_USE_ECC_WDCH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_USE_ECC_WRCH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_USE_ECC_RACH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_USE_ECC_RDCH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_USE_ECC_AXIS": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_ERROR_INJECTION_TYPE_WACH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_ERROR_INJECTION_TYPE_WDCH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_ERROR_INJECTION_TYPE_WRCH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_ERROR_INJECTION_TYPE_RACH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_ERROR_INJECTION_TYPE_RDCH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_ERROR_INJECTION_TYPE_AXIS": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_DIN_WIDTH_WACH": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_DIN_WIDTH_WDCH": [ { "value": "64", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_DIN_WIDTH_WRCH": [ { "value": "2", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_DIN_WIDTH_RACH": [ { "value": "32", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_DIN_WIDTH_RDCH": [ { "value": "64", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_DIN_WIDTH_AXIS": [ { "value": "1", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_WR_DEPTH_WACH": [ { "value": "16", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_WR_DEPTH_WDCH": [ { "value": "1024", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_WR_DEPTH_WRCH": [ { "value": "16", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_WR_DEPTH_RACH": [ { "value": "16", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_WR_DEPTH_RDCH": [ { "value": "1024", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_WR_DEPTH_AXIS": [ { "value": "1024", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_WR_PNTR_WIDTH_WACH": [ { "value": "4", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_WR_PNTR_WIDTH_WDCH": [ { "value": "10", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_WR_PNTR_WIDTH_WRCH": [ { "value": "4", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_WR_PNTR_WIDTH_RACH": [ { "value": "4", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_WR_PNTR_WIDTH_RDCH": [ { "value": "10", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_WR_PNTR_WIDTH_AXIS": [ { "value": "10", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_DATA_COUNTS_WACH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_DATA_COUNTS_WDCH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_DATA_COUNTS_WRCH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_DATA_COUNTS_RACH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_DATA_COUNTS_RDCH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_DATA_COUNTS_AXIS": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_PROG_FLAGS_WACH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_PROG_FLAGS_WDCH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_PROG_FLAGS_WRCH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_PROG_FLAGS_RACH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_PROG_FLAGS_RDCH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_HAS_PROG_FLAGS_AXIS": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_FULL_TYPE_WACH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_FULL_TYPE_WDCH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_FULL_TYPE_WRCH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_FULL_TYPE_RACH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_FULL_TYPE_RDCH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_FULL_TYPE_AXIS": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_FULL_THRESH_ASSERT_VAL_WACH": [ { "value": "1023", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_FULL_THRESH_ASSERT_VAL_WDCH": [ { "value": "1023", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_FULL_THRESH_ASSERT_VAL_WRCH": [ { "value": "1023", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_FULL_THRESH_ASSERT_VAL_RACH": [ { "value": "1023", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_FULL_THRESH_ASSERT_VAL_RDCH": [ { "value": "1023", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_FULL_THRESH_ASSERT_VAL_AXIS": [ { "value": "1023", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_EMPTY_TYPE_WACH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_EMPTY_TYPE_WDCH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_EMPTY_TYPE_WRCH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_EMPTY_TYPE_RACH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_EMPTY_TYPE_RDCH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_EMPTY_TYPE_AXIS": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_EMPTY_THRESH_ASSERT_VAL_WACH": [ { "value": "1022", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_EMPTY_THRESH_ASSERT_VAL_WDCH": [ { "value": "1022", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_EMPTY_THRESH_ASSERT_VAL_WRCH": [ { "value": "1022", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_EMPTY_THRESH_ASSERT_VAL_RACH": [ { "value": "1022", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_EMPTY_THRESH_ASSERT_VAL_RDCH": [ { "value": "1022", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_PROG_EMPTY_THRESH_ASSERT_VAL_AXIS": [ { "value": "1022", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_REG_SLICE_MODE_WACH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_REG_SLICE_MODE_WDCH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_REG_SLICE_MODE_WRCH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_REG_SLICE_MODE_RACH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_REG_SLICE_MODE_RDCH": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ],
|
||||||
|
"C_REG_SLICE_MODE_AXIS": [ { "value": "0", "resolve_type": "generated", "format": "long", "usage": "all" } ]
|
||||||
|
},
|
||||||
|
"project_parameters": {
|
||||||
|
"ARCHITECTURE": [ { "value": "kintex7" } ],
|
||||||
|
"BASE_BOARD_PART": [ { "value": "" } ],
|
||||||
|
"BOARD_CONNECTIONS": [ { "value": "" } ],
|
||||||
|
"DEVICE": [ { "value": "xc7k410t" } ],
|
||||||
|
"PACKAGE": [ { "value": "ffg900" } ],
|
||||||
|
"PREFHDL": [ { "value": "VERILOG" } ],
|
||||||
|
"SILICON_REVISION": [ { "value": "" } ],
|
||||||
|
"SIMULATOR_LANGUAGE": [ { "value": "MIXED" } ],
|
||||||
|
"SPEEDGRADE": [ { "value": "-2" } ],
|
||||||
|
"STATIC_POWER": [ { "value": "" } ],
|
||||||
|
"TEMPERATURE_GRADE": [ { "value": "" } ]
|
||||||
|
},
|
||||||
|
"runtime_parameters": {
|
||||||
|
"IPCONTEXT": [ { "value": "IP_Flow" } ],
|
||||||
|
"IPREVISION": [ { "value": "9" } ],
|
||||||
|
"MANAGED": [ { "value": "TRUE" } ],
|
||||||
|
"OUTPUTDIR": [ { "value": "../../../../ad9361_mapping.gen/sources_1/ip/ad9361_fifo" } ],
|
||||||
|
"SELECTEDSIMMODEL": [ { "value": "" } ],
|
||||||
|
"SHAREDDIR": [ { "value": "." } ],
|
||||||
|
"SWVERSION": [ { "value": "2023.2.1" } ],
|
||||||
|
"SYNTHESISFLOW": [ { "value": "OUT_OF_CONTEXT" } ]
|
||||||
|
}
|
||||||
|
},
|
||||||
|
"boundary": {
|
||||||
|
"ports": {
|
||||||
|
"rst": [ { "direction": "in", "driver_value": "0" } ],
|
||||||
|
"wr_clk": [ { "direction": "in", "driver_value": "0" } ],
|
||||||
|
"rd_clk": [ { "direction": "in", "driver_value": "0" } ],
|
||||||
|
"din": [ { "direction": "in", "size_left": "11", "size_right": "0", "driver_value": "0" } ],
|
||||||
|
"wr_en": [ { "direction": "in", "driver_value": "0" } ],
|
||||||
|
"rd_en": [ { "direction": "in", "driver_value": "0" } ],
|
||||||
|
"dout": [ { "direction": "out", "size_left": "11", "size_right": "0", "driver_value": "0" } ],
|
||||||
|
"full": [ { "direction": "out", "driver_value": "0x0" } ],
|
||||||
|
"empty": [ { "direction": "out", "driver_value": "0x1" } ]
|
||||||
|
},
|
||||||
|
"interfaces": {
|
||||||
|
"write_clk": {
|
||||||
|
"vlnv": "xilinx.com:signal:clock:1.0",
|
||||||
|
"abstraction_type": "xilinx.com:signal:clock_rtl:1.0",
|
||||||
|
"mode": "slave",
|
||||||
|
"parameters": {
|
||||||
|
"FREQ_HZ": [ { "value": "100000000", "resolve_type": "user", "format": "long", "usage": "all" } ],
|
||||||
|
"FREQ_TOLERANCE_HZ": [ { "value": "0", "resolve_type": "generated", "format": "long", "is_ips_inferred": true, "is_static_object": false } ],
|
||||||
|
"PHASE": [ { "value": "0.0", "resolve_type": "generated", "format": "float", "is_ips_inferred": true, "is_static_object": false } ],
|
||||||
|
"CLK_DOMAIN": [ { "value": "", "resolve_type": "generated", "is_ips_inferred": true, "is_static_object": false } ],
|
||||||
|
"ASSOCIATED_BUSIF": [ { "value": "", "resolve_type": "generated", "is_ips_inferred": true, "is_static_object": false } ],
|
||||||
|
"ASSOCIATED_PORT": [ { "value": "", "resolve_type": "generated", "is_ips_inferred": true, "is_static_object": false } ],
|
||||||
|
"ASSOCIATED_RESET": [ { "value": "", "resolve_type": "generated", "is_ips_inferred": true, "is_static_object": false } ],
|
||||||
|
"INSERT_VIP": [ { "value": "0", "resolve_type": "user", "format": "long", "usage": "simulation.rtl", "is_ips_inferred": true, "is_static_object": false } ]
|
||||||
|
},
|
||||||
|
"port_maps": {
|
||||||
|
"CLK": [ { "physical_name": "wr_clk" } ]
|
||||||
|
}
|
||||||
|
},
|
||||||
|
"read_clk": {
|
||||||
|
"vlnv": "xilinx.com:signal:clock:1.0",
|
||||||
|
"abstraction_type": "xilinx.com:signal:clock_rtl:1.0",
|
||||||
|
"mode": "slave",
|
||||||
|
"parameters": {
|
||||||
|
"FREQ_HZ": [ { "value": "100000000", "resolve_type": "user", "format": "long", "usage": "all" } ],
|
||||||
|
"FREQ_TOLERANCE_HZ": [ { "value": "0", "resolve_type": "generated", "format": "long", "is_ips_inferred": true, "is_static_object": false } ],
|
||||||
|
"PHASE": [ { "value": "0.0", "resolve_type": "generated", "format": "float", "is_ips_inferred": true, "is_static_object": false } ],
|
||||||
|
"CLK_DOMAIN": [ { "value": "", "resolve_type": "generated", "is_ips_inferred": true, "is_static_object": false } ],
|
||||||
|
"ASSOCIATED_BUSIF": [ { "value": "", "resolve_type": "generated", "is_ips_inferred": true, "is_static_object": false } ],
|
||||||
|
"ASSOCIATED_PORT": [ { "value": "", "resolve_type": "generated", "is_ips_inferred": true, "is_static_object": false } ],
|
||||||
|
"ASSOCIATED_RESET": [ { "value": "", "resolve_type": "generated", "is_ips_inferred": true, "is_static_object": false } ],
|
||||||
|
"INSERT_VIP": [ { "value": "0", "resolve_type": "user", "format": "long", "usage": "simulation.rtl", "is_ips_inferred": true, "is_static_object": false } ]
|
||||||
|
},
|
||||||
|
"port_maps": {
|
||||||
|
"CLK": [ { "physical_name": "rd_clk" } ]
|
||||||
|
}
|
||||||
|
},
|
||||||
|
"FIFO_WRITE": {
|
||||||
|
"vlnv": "xilinx.com:interface:fifo_write:1.0",
|
||||||
|
"abstraction_type": "xilinx.com:interface:fifo_write_rtl:1.0",
|
||||||
|
"mode": "slave",
|
||||||
|
"port_maps": {
|
||||||
|
"FULL": [ { "physical_name": "full" } ],
|
||||||
|
"WR_DATA": [ { "physical_name": "din" } ],
|
||||||
|
"WR_EN": [ { "physical_name": "wr_en" } ]
|
||||||
|
}
|
||||||
|
},
|
||||||
|
"FIFO_READ": {
|
||||||
|
"vlnv": "xilinx.com:interface:fifo_read:1.0",
|
||||||
|
"abstraction_type": "xilinx.com:interface:fifo_read_rtl:1.0",
|
||||||
|
"mode": "slave",
|
||||||
|
"port_maps": {
|
||||||
|
"EMPTY": [ { "physical_name": "empty" } ],
|
||||||
|
"RD_DATA": [ { "physical_name": "dout" } ],
|
||||||
|
"RD_EN": [ { "physical_name": "rd_en" } ]
|
||||||
|
}
|
||||||
|
}
|
||||||
|
}
|
||||||
|
}
|
||||||
|
}
|
||||||
|
}
|
||||||
+196
@@ -0,0 +1,196 @@
|
|||||||
|
`timescale 1ns / 1ps
|
||||||
|
//////////////////////////////////////////////////////////////////////////////////
|
||||||
|
// Company:
|
||||||
|
// Engineer:
|
||||||
|
// _ _ ____
|
||||||
|
// | | ___ ___| |__ / ___| __ _ ___
|
||||||
|
// _ | |/ _ \/ __| '_ \ | | _ / _` |/ _ \
|
||||||
|
// | |_| | (_) \__ \ | | | | |_| | (_| | (_) |
|
||||||
|
// \___/ \___/|___/_| |_| \____|\__,_|\___/
|
||||||
|
//
|
||||||
|
// Create Date: 2022/07/01 17:37:27
|
||||||
|
// Last Modified Date: 2023/03/06 11:26
|
||||||
|
// Design Name:
|
||||||
|
// Module Name: ad9361_rx_map_cmos_dual
|
||||||
|
// Project Name:
|
||||||
|
// Target Devices:
|
||||||
|
// Tool Versions:
|
||||||
|
// Description:
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||||||
|
//
|
||||||
|
// Dependencies:
|
||||||
|
//
|
||||||
|
// Revision:
|
||||||
|
// Revision 0.01 - File Created
|
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|
// Additional Comments:
|
||||||
|
//
|
||||||
|
//////////////////////////////////////////////////////////////////////////////////
|
||||||
|
|
||||||
|
|
||||||
|
module ad9361_rx_map_cmos_dual
|
||||||
|
(
|
||||||
|
input clk_2x_in ,
|
||||||
|
input clk_in_rst ,
|
||||||
|
|
||||||
|
input rx_data_clk , // sync to output data
|
||||||
|
input rx_data_clk_rst ,
|
||||||
|
|
||||||
|
input rx_fifo_rst , // async fifo reset
|
||||||
|
|
||||||
|
input rx_frame ,
|
||||||
|
input [11:0] rx_data ,
|
||||||
|
|
||||||
|
output [11:0] rx_ch1_i ,
|
||||||
|
output [11:0] rx_ch1_q ,
|
||||||
|
output [11:0] rx_ch2_i ,
|
||||||
|
output [11:0] rx_ch2_q
|
||||||
|
);
|
||||||
|
|
||||||
|
genvar m;
|
||||||
|
|
||||||
|
// rx data
|
||||||
|
wire [11:0] rx_data_i, rx_data_q;
|
||||||
|
|
||||||
|
generate
|
||||||
|
for (m=0; m<12; m=m+1) begin : rx_data_iddr
|
||||||
|
|
||||||
|
IDDR #(
|
||||||
|
.DDR_CLK_EDGE ("SAME_EDGE" ),
|
||||||
|
.INIT_Q1 (1'b0 ),
|
||||||
|
.INIT_Q2 (1'b0 ),
|
||||||
|
.SRTYPE ("ASYNC" )
|
||||||
|
) i_rx_data_iddr (
|
||||||
|
.CE (1'b1 ),
|
||||||
|
.R (1'b0 ),
|
||||||
|
.S (1'b0 ),
|
||||||
|
.C (clk_2x_in ),
|
||||||
|
.D (rx_data[m] ),
|
||||||
|
.Q1 (rx_data_q[m] ),
|
||||||
|
.Q2 (rx_data_i[m] )
|
||||||
|
);
|
||||||
|
|
||||||
|
end
|
||||||
|
endgenerate
|
||||||
|
|
||||||
|
// rx frame
|
||||||
|
wire rx_frame_i;
|
||||||
|
wire rx_frame_q;
|
||||||
|
|
||||||
|
IDDR #(
|
||||||
|
.DDR_CLK_EDGE ("SAME_EDGE" ),
|
||||||
|
.INIT_Q1 (1'b0 ),
|
||||||
|
.INIT_Q2 (1'b0 ),
|
||||||
|
.SRTYPE ("ASYNC" )
|
||||||
|
) i_rx_frame_iddr (
|
||||||
|
.CE (1'b1 ),
|
||||||
|
.R (1'b0 ),
|
||||||
|
.S (1'b0 ),
|
||||||
|
.C (clk_2x_in ),
|
||||||
|
.D (rx_frame ),
|
||||||
|
.Q1 (rx_frame_q ),
|
||||||
|
.Q2 (rx_frame_i )
|
||||||
|
);
|
||||||
|
|
||||||
|
// divide rx_data to dual channel
|
||||||
|
reg [11:0] rx1_data_i = 'b0;
|
||||||
|
reg [11:0] rx1_data_q = 'b0;
|
||||||
|
reg [11:0] rx2_data_i = 'b0;
|
||||||
|
reg [11:0] rx2_data_q = 'b0;
|
||||||
|
|
||||||
|
wire rx_fifo_wr_en;
|
||||||
|
reg rx_fifo_rd_en = 'b0;
|
||||||
|
|
||||||
|
wire rx_fifo_empty_1;
|
||||||
|
wire rx_fifo_empty_2;
|
||||||
|
wire rx_fifo_empty_3;
|
||||||
|
wire rx_fifo_empty_4;
|
||||||
|
|
||||||
|
assign rx_fifo_wr_en = rx_frame_i; // align data & write enable
|
||||||
|
|
||||||
|
always @ (posedge clk_2x_in) begin
|
||||||
|
if (clk_in_rst) begin
|
||||||
|
rx1_data_i <= 'b0;
|
||||||
|
rx2_data_i <= 'b0;
|
||||||
|
end
|
||||||
|
else if(rx_frame_i) begin
|
||||||
|
rx1_data_i <= rx_data_i;
|
||||||
|
end
|
||||||
|
else begin
|
||||||
|
rx2_data_i <= rx_data_i;
|
||||||
|
end
|
||||||
|
end
|
||||||
|
|
||||||
|
always @ (posedge clk_2x_in) begin
|
||||||
|
if (clk_in_rst) begin
|
||||||
|
rx1_data_q <= 'b0;
|
||||||
|
rx2_data_q <= 'b0;
|
||||||
|
end
|
||||||
|
else if(rx_frame_q) begin
|
||||||
|
rx1_data_q <= rx_data_q;
|
||||||
|
end
|
||||||
|
else begin
|
||||||
|
rx2_data_q <= rx_data_q;
|
||||||
|
end
|
||||||
|
end
|
||||||
|
|
||||||
|
always @(posedge rx_data_clk) begin
|
||||||
|
if (rx_data_clk_rst) begin
|
||||||
|
rx_fifo_rd_en <= 'b0;
|
||||||
|
end
|
||||||
|
else begin
|
||||||
|
rx_fifo_rd_en <= &{~rx_fifo_empty_1, ~rx_fifo_empty_2, ~rx_fifo_empty_3, ~rx_fifo_empty_4};
|
||||||
|
end
|
||||||
|
end
|
||||||
|
|
||||||
|
ad9361_fifo u_rx_fifo_ch1_i
|
||||||
|
(
|
||||||
|
.rst (rx_fifo_rst ), // input wire rst
|
||||||
|
.wr_clk (clk_2x_in ), // input wire wr_clk
|
||||||
|
.rd_clk (rx_data_clk ), // input wire rd_clk
|
||||||
|
.din (rx1_data_i ), // input wire [11 : 0] din
|
||||||
|
.wr_en (rx_fifo_wr_en ), // input wire wr_en
|
||||||
|
.rd_en (rx_fifo_rd_en ), // input wire rd_en
|
||||||
|
.dout (rx_ch1_i ), // output wire [11 : 0] dout
|
||||||
|
.full ( ), // output wire full
|
||||||
|
.empty (rx_fifo_empty_1) // output wire empty
|
||||||
|
);
|
||||||
|
|
||||||
|
ad9361_fifo u_rx_fifo_ch1_q
|
||||||
|
(
|
||||||
|
.rst (rx_fifo_rst ), // input wire rst
|
||||||
|
.wr_clk (clk_2x_in ), // input wire wr_clk
|
||||||
|
.rd_clk (rx_data_clk ), // input wire rd_clk
|
||||||
|
.din (rx1_data_q ), // input wire [11 : 0] din
|
||||||
|
.wr_en (rx_fifo_wr_en ), // input wire wr_en
|
||||||
|
.rd_en (rx_fifo_rd_en ), // input wire rd_en
|
||||||
|
.dout (rx_ch1_q ), // output wire [11 : 0] dout
|
||||||
|
.full ( ), // output wire full
|
||||||
|
.empty (rx_fifo_empty_2) // output wire empty
|
||||||
|
);
|
||||||
|
|
||||||
|
ad9361_fifo u_rx_fifo_ch2_i
|
||||||
|
(
|
||||||
|
.rst (rx_fifo_rst ), // input wire rst
|
||||||
|
.wr_clk (clk_2x_in ), // input wire wr_clk
|
||||||
|
.rd_clk (rx_data_clk ), // input wire rd_clk
|
||||||
|
.din (rx2_data_i ), // input wire [11 : 0] din
|
||||||
|
.wr_en (rx_fifo_wr_en ), // input wire wr_en
|
||||||
|
.rd_en (rx_fifo_rd_en ), // input wire rd_en
|
||||||
|
.dout (rx_ch2_i ), // output wire [11 : 0] dout
|
||||||
|
.full ( ), // output wire full
|
||||||
|
.empty (rx_fifo_empty_3) // output wire empty
|
||||||
|
);
|
||||||
|
|
||||||
|
ad9361_fifo u_rx_fifo_ch2_q
|
||||||
|
(
|
||||||
|
.rst (rx_fifo_rst ), // input wire rst
|
||||||
|
.wr_clk (clk_2x_in ), // input wire wr_clk
|
||||||
|
.rd_clk (rx_data_clk ), // input wire rd_clk
|
||||||
|
.din (rx2_data_q ), // input wire [11 : 0] din
|
||||||
|
.wr_en (rx_fifo_wr_en ), // input wire wr_en
|
||||||
|
.rd_en (rx_fifo_rd_en ), // input wire rd_en
|
||||||
|
.dout (rx_ch2_q ), // output wire [11 : 0] dout
|
||||||
|
.full ( ), // output wire full
|
||||||
|
.empty (rx_fifo_empty_4) // output wire empty
|
||||||
|
);
|
||||||
|
|
||||||
|
endmodule
|
||||||
+124
@@ -0,0 +1,124 @@
|
|||||||
|
`timescale 1ns / 1ps
|
||||||
|
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// Company:
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// Engineer:
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// _ _ ____
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// | | ___ ___| |__ / ___| __ _ ___
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// _ | |/ _ \/ __| '_ \ | | _ / _` |/ _ \
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// \___/ \___/|___/_| |_| \____|\__,_|\___/
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// Create Date: 2022/07/01 17:37:27
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|
// Last Modified Date: 2023/03/03 13:01
|
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|
// Design Name:
|
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|
// Module Name: ad9361_rx_map_cmos_single
|
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|
// Project Name:
|
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|
// Target Devices:
|
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|
// Tool Versions:
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// Description:
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//
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|
// Dependencies:
|
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//
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|
// Revision:
|
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// Revision 0.01 - File Created
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// Additional Comments:
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//
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|
|
||||||
|
module ad9361_rx_map_cmos_single
|
||||||
|
(
|
||||||
|
input clk_in ,
|
||||||
|
input clk_in_rst ,
|
||||||
|
|
||||||
|
input rx_data_clk ,
|
||||||
|
input rx_data_clk_rst ,
|
||||||
|
|
||||||
|
input rx_fifo_rst ,
|
||||||
|
|
||||||
|
input rx_frame ,
|
||||||
|
input [11:0] rx_data ,
|
||||||
|
|
||||||
|
output [11:0] rx_data_i ,
|
||||||
|
output [11:0] rx_data_q
|
||||||
|
);
|
||||||
|
|
||||||
|
genvar m;
|
||||||
|
|
||||||
|
// rx data
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||||||
|
wire [11:0] rx_raw_i, rx_raw_q;
|
||||||
|
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||||||
|
generate
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||||||
|
for (m=0; m<12; m=m+1) begin : rx_data_iddr
|
||||||
|
|
||||||
|
IDDR #(
|
||||||
|
.DDR_CLK_EDGE ("SAME_EDGE" ),
|
||||||
|
.INIT_Q1 (1'b0 ),
|
||||||
|
.INIT_Q2 (1'b0 ),
|
||||||
|
.SRTYPE ("ASYNC" )
|
||||||
|
) i_rx_data_iddr (
|
||||||
|
.CE (1'b1 ),
|
||||||
|
.R (1'b0 ),
|
||||||
|
.S (1'b0 ),
|
||||||
|
.C (clk_in ),
|
||||||
|
.D (rx_data[m] ),
|
||||||
|
.Q1 (rx_raw_q[m] ),
|
||||||
|
.Q2 (rx_raw_i[m] )
|
||||||
|
);
|
||||||
|
|
||||||
|
end
|
||||||
|
endgenerate
|
||||||
|
|
||||||
|
|
||||||
|
// divide rx_data to dual channel
|
||||||
|
reg rx_fifo_wr_en = 1'b0;
|
||||||
|
reg rx_fifo_rd_en = 'b0;
|
||||||
|
|
||||||
|
wire rx_fifo_empty_1;
|
||||||
|
wire rx_fifo_empty_2;
|
||||||
|
|
||||||
|
always @(posedge clk_in) begin
|
||||||
|
if (clk_in_rst) begin
|
||||||
|
rx_fifo_wr_en <= 1'b0;
|
||||||
|
end
|
||||||
|
else begin
|
||||||
|
rx_fifo_wr_en <= 1'b1;
|
||||||
|
end
|
||||||
|
end
|
||||||
|
|
||||||
|
always @(posedge rx_data_clk) begin
|
||||||
|
if (rx_data_clk_rst) begin
|
||||||
|
rx_fifo_rd_en <= 'b0;
|
||||||
|
end
|
||||||
|
else begin
|
||||||
|
rx_fifo_rd_en <= &{~rx_fifo_empty_1, ~rx_fifo_empty_2};
|
||||||
|
end
|
||||||
|
end
|
||||||
|
|
||||||
|
ad9361_fifo u_rx_fifo_i
|
||||||
|
(
|
||||||
|
.rst (rx_fifo_rst ), // input wire rst
|
||||||
|
.wr_clk (clk_in ), // input wire wr_clk
|
||||||
|
.rd_clk (rx_data_clk ), // input wire rd_clk
|
||||||
|
.din (rx_raw_i ), // input wire [11 : 0] din
|
||||||
|
.wr_en (rx_fifo_wr_en ), // input wire wr_en
|
||||||
|
.rd_en (rx_fifo_rd_en ), // input wire rd_en
|
||||||
|
.dout (rx_data_i ), // output wire [11 : 0] dout
|
||||||
|
.full ( ), // output wire full
|
||||||
|
.empty (rx_fifo_empty_1) // output wire empty
|
||||||
|
);
|
||||||
|
|
||||||
|
ad9361_fifo u_rx_fifo_q
|
||||||
|
(
|
||||||
|
.rst (rx_fifo_rst ), // input wire rst
|
||||||
|
.wr_clk (clk_in ), // input wire wr_clk
|
||||||
|
.rd_clk (rx_data_clk ), // input wire rd_clk
|
||||||
|
.din (rx_raw_q ), // input wire [11 : 0] din
|
||||||
|
.wr_en (rx_fifo_wr_en ), // input wire wr_en
|
||||||
|
.rd_en (rx_fifo_rd_en ), // input wire rd_en
|
||||||
|
.dout (rx_data_q ), // output wire [11 : 0] dout
|
||||||
|
.full ( ), // output wire full
|
||||||
|
.empty (rx_fifo_empty_2) // output wire empty
|
||||||
|
);
|
||||||
|
|
||||||
|
endmodule
|
||||||
+277
@@ -0,0 +1,277 @@
|
|||||||
|
`timescale 1ns / 1ps
|
||||||
|
//////////////////////////////////////////////////////////////////////////////////
|
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|
// Company:
|
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|
// Engineer:
|
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|
// _ _ ____
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// | | ___ ___| |__ / ___| __ _ ___
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// _ | |/ _ \/ __| '_ \ | | _ / _` |/ _ \
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// \___/ \___/|___/_| |_| \____|\__,_|\___/
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// Create Date: 2022/07/01 17:37:27
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|
// Last Modified Date: 2023/03/06 10:54
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|
// Design Name:
|
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|
// Module Name: ad9361_rx_mapping_dual
|
||||||
|
// Project Name:
|
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|
// Target Devices:
|
||||||
|
// Tool Versions:
|
||||||
|
// Description:
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||||||
|
//
|
||||||
|
// Dependencies:
|
||||||
|
//
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|
// Revision:
|
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|
// Revision 0.01 - File Created
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|
// Additional Comments:
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//
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||||||
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|
||||||
|
|
||||||
|
module ad9361_rx_map_lvds_dual
|
||||||
|
(
|
||||||
|
input clk_4x_in , // sync to input data
|
||||||
|
input clk_in_rst ,
|
||||||
|
|
||||||
|
input rx_data_clk , // sync to output data
|
||||||
|
input rx_data_clk_rst ,
|
||||||
|
|
||||||
|
input rx_fifo_rst , // async fifo reset
|
||||||
|
|
||||||
|
input rx_frame_p ,
|
||||||
|
input rx_frame_n ,
|
||||||
|
input [ 5:0] rx_data_p , // data from ad9361 p1 port
|
||||||
|
input [ 5:0] rx_data_n ,
|
||||||
|
|
||||||
|
output [11:0] rx_ch1_i ,
|
||||||
|
output [11:0] rx_ch1_q ,
|
||||||
|
output [11:0] rx_ch2_i ,
|
||||||
|
output [11:0] rx_ch2_q
|
||||||
|
);
|
||||||
|
|
||||||
|
genvar m;
|
||||||
|
|
||||||
|
// rx data
|
||||||
|
wire [5:0] rx_data;
|
||||||
|
wire [5:0] rx_data_i, rx_data_q;
|
||||||
|
|
||||||
|
generate
|
||||||
|
for (m=0; m<6; m=m+1) begin : rx_data_iddr
|
||||||
|
|
||||||
|
IBUFDS #(
|
||||||
|
.DIFF_TERM ("TRUE" )
|
||||||
|
) u_ibufds_rx_data
|
||||||
|
(
|
||||||
|
.I (rx_data_p[m] ),
|
||||||
|
.IB (rx_data_n[m] ),
|
||||||
|
.O (rx_data[m] )
|
||||||
|
);
|
||||||
|
|
||||||
|
IDDR #(
|
||||||
|
.DDR_CLK_EDGE ("SAME_EDGE" ),
|
||||||
|
.INIT_Q1 (1'b0 ),
|
||||||
|
.INIT_Q2 (1'b0 ),
|
||||||
|
.SRTYPE ("ASYNC" )
|
||||||
|
) u_rx_data_iddr (
|
||||||
|
.CE (1'b1 ), // clock enable
|
||||||
|
.R (1'b0 ), // iddr reset
|
||||||
|
.S (1'b0 ), // iddr set
|
||||||
|
.C (clk_4x_in ), // iddr clock
|
||||||
|
.D (rx_data[m] ), // ddr data
|
||||||
|
.Q1 (rx_data_q[m] ), // sdr data at rising edge
|
||||||
|
.Q2 (rx_data_i[m] ) // sdr data at falling edge
|
||||||
|
);
|
||||||
|
|
||||||
|
end
|
||||||
|
endgenerate
|
||||||
|
|
||||||
|
// rx frame
|
||||||
|
wire rx_frame;
|
||||||
|
wire rx_frame_i;
|
||||||
|
wire rx_frame_q;
|
||||||
|
|
||||||
|
IBUFDS #(
|
||||||
|
.DIFF_TERM ("TRUE" )
|
||||||
|
) u_ibufds_rx_frame
|
||||||
|
(
|
||||||
|
.I (rx_frame_p ),
|
||||||
|
.IB (rx_frame_n ),
|
||||||
|
.O (rx_frame )
|
||||||
|
);
|
||||||
|
|
||||||
|
IDDR #(
|
||||||
|
.DDR_CLK_EDGE ("SAME_EDGE" ),
|
||||||
|
.INIT_Q1 (1'b0 ),
|
||||||
|
.INIT_Q2 (1'b0 ),
|
||||||
|
.SRTYPE ("ASYNC" )
|
||||||
|
) u_rx_frame_iddr (
|
||||||
|
.CE (1'b1 ), // clock enable
|
||||||
|
.R (1'b0 ), // iddr reset
|
||||||
|
.S (1'b0 ), // iddr set
|
||||||
|
.C (clk_4x_in ), // iddr clock
|
||||||
|
.D (rx_frame ), // ddr data
|
||||||
|
.Q1 (rx_frame_q ), // sdr data at rising edge
|
||||||
|
.Q2 (rx_frame_i ) // sdr data at falling edge
|
||||||
|
);
|
||||||
|
|
||||||
|
// unpack rx frame & data
|
||||||
|
reg rx_frame_i_d1 = 'b0;
|
||||||
|
reg [ 5:0] rx_data_i_d1 = 'b0;
|
||||||
|
reg [ 5:0] rx_data_q_d1 = 'b0;
|
||||||
|
reg rx_flag = 'b0; // rx frame rising edge indicator
|
||||||
|
reg [ 1:0] rx_cnt = 'b0; // unpack stage counter
|
||||||
|
|
||||||
|
always @(posedge clk_4x_in) begin
|
||||||
|
// wait for [rx_flag]
|
||||||
|
rx_frame_i_d1 <= rx_frame_i;
|
||||||
|
rx_data_i_d1 <= rx_data_i;
|
||||||
|
rx_data_q_d1 <= rx_data_q;
|
||||||
|
end
|
||||||
|
|
||||||
|
always @(posedge clk_4x_in) begin
|
||||||
|
if (clk_in_rst) begin
|
||||||
|
rx_flag <= 'b0;
|
||||||
|
end
|
||||||
|
else if (~rx_frame_i_d1 & rx_frame_i) begin
|
||||||
|
// assert when rising edge of rx frame is detected
|
||||||
|
rx_flag <= 'b1;
|
||||||
|
end
|
||||||
|
else begin
|
||||||
|
rx_flag <= rx_flag;
|
||||||
|
end
|
||||||
|
end
|
||||||
|
|
||||||
|
always @(posedge clk_4x_in) begin
|
||||||
|
if (clk_in_rst) begin
|
||||||
|
rx_cnt <= 'b0;
|
||||||
|
end
|
||||||
|
else begin
|
||||||
|
rx_cnt <= (rx_flag) ? rx_cnt + 1'b1 : rx_cnt;
|
||||||
|
end
|
||||||
|
end
|
||||||
|
|
||||||
|
reg [11:0] rx1_data_i = 'b0;
|
||||||
|
reg [11:0] rx1_data_q = 'b0;
|
||||||
|
reg [11:0] rx2_data_i = 'b0;
|
||||||
|
reg [11:0] rx2_data_q = 'b0;
|
||||||
|
|
||||||
|
always @(posedge clk_4x_in) begin
|
||||||
|
if (clk_in_rst) begin
|
||||||
|
rx1_data_i <= 'b0;
|
||||||
|
rx1_data_q <= 'b0;
|
||||||
|
rx2_data_i <= 'b0;
|
||||||
|
rx2_data_q <= 'b0;
|
||||||
|
end
|
||||||
|
else begin
|
||||||
|
case (rx_cnt)
|
||||||
|
3'd0: begin
|
||||||
|
// 1st clock cycle: upper 6-bit of rx ch1 inphase/quadrature data
|
||||||
|
rx1_data_i[11:6] <= rx_data_i_d1;
|
||||||
|
rx1_data_q[11:6] <= rx_data_q_d1;
|
||||||
|
end
|
||||||
|
3'd1: begin
|
||||||
|
// 2nd clock cycle: lower 6-bit of rx ch1 inphase/quadrature data
|
||||||
|
rx1_data_i[ 5:0] <= rx_data_i_d1;
|
||||||
|
rx1_data_q[ 5:0] <= rx_data_q_d1;
|
||||||
|
end
|
||||||
|
3'd2: begin
|
||||||
|
// 3rd clock cycle: upper 6-bit of rx ch2 inphase/quadrature data
|
||||||
|
rx2_data_i[11:6] <= rx_data_i_d1;
|
||||||
|
rx2_data_q[11:6] <= rx_data_q_d1;
|
||||||
|
end
|
||||||
|
3'd3: begin
|
||||||
|
// 4th clock cycle: lower 6-bit of rx ch2 inphase/quadrature data
|
||||||
|
rx2_data_i[ 5:0] <= rx_data_i_d1;
|
||||||
|
rx2_data_q[ 5:0] <= rx_data_q_d1;
|
||||||
|
end
|
||||||
|
default: begin
|
||||||
|
rx1_data_i <= 'b0;
|
||||||
|
rx1_data_q <= 'b0;
|
||||||
|
rx2_data_i <= 'b0;
|
||||||
|
rx2_data_q <= 'b0;
|
||||||
|
end
|
||||||
|
endcase
|
||||||
|
end
|
||||||
|
end
|
||||||
|
|
||||||
|
// write fifo when rx1/2_data_i/q are all prepared with 192MHz clock
|
||||||
|
// read fifo at every clock cycle with 48MHz clock
|
||||||
|
reg fifo_wr_en = 'b0;
|
||||||
|
reg fifo_rd_en = 'b0;
|
||||||
|
wire rx_fifo_empty_1;
|
||||||
|
wire rx_fifo_empty_2;
|
||||||
|
wire rx_fifo_empty_3;
|
||||||
|
wire rx_fifo_empty_4;
|
||||||
|
|
||||||
|
always @(posedge clk_4x_in) begin
|
||||||
|
if (clk_in_rst) begin
|
||||||
|
fifo_wr_en <= 'b0;
|
||||||
|
end
|
||||||
|
else if (rx_cnt == 2'd3) begin
|
||||||
|
fifo_wr_en <= 1'b1;
|
||||||
|
end
|
||||||
|
else begin
|
||||||
|
fifo_wr_en <= 'b0;
|
||||||
|
end
|
||||||
|
end
|
||||||
|
|
||||||
|
always @(posedge rx_data_clk) begin
|
||||||
|
if (rx_data_clk_rst) begin
|
||||||
|
fifo_rd_en <= 1'b0;
|
||||||
|
end
|
||||||
|
else begin
|
||||||
|
fifo_rd_en <= &{~rx_fifo_empty_1, ~rx_fifo_empty_2, ~rx_fifo_empty_3, ~rx_fifo_empty_4};
|
||||||
|
end
|
||||||
|
end
|
||||||
|
|
||||||
|
ad9361_fifo u_rx_fifo_ch1_i
|
||||||
|
(
|
||||||
|
.rst (rx_fifo_rst ), // input wire rst
|
||||||
|
.wr_clk (clk_4x_in ), // input wire wr_clk
|
||||||
|
.rd_clk (rx_data_clk ), // input wire rd_clk
|
||||||
|
.din (rx1_data_i ), // input wire [11 : 0] din
|
||||||
|
.wr_en (fifo_wr_en ), // input wire wr_en
|
||||||
|
.rd_en (fifo_rd_en ), // input wire rd_en
|
||||||
|
.dout (rx_ch1_i ), // output wire [11 : 0] dout
|
||||||
|
.full ( ), // output wire full
|
||||||
|
.empty (rx_fifo_empty_1) // output wire empty
|
||||||
|
);
|
||||||
|
|
||||||
|
ad9361_fifo u_rx_fifo_ch1_q
|
||||||
|
(
|
||||||
|
.rst (rx_fifo_rst ), // input wire rst
|
||||||
|
.wr_clk (clk_4x_in ), // input wire wr_clk
|
||||||
|
.rd_clk (rx_data_clk ), // input wire rd_clk
|
||||||
|
.din (rx1_data_q ), // input wire [11 : 0] din
|
||||||
|
.wr_en (fifo_wr_en ), // input wire wr_en
|
||||||
|
.rd_en (fifo_rd_en ), // input wire rd_en
|
||||||
|
.dout (rx_ch1_q ), // output wire [11 : 0] dout
|
||||||
|
.full ( ), // output wire full
|
||||||
|
.empty (rx_fifo_empty_2) // output wire empty
|
||||||
|
);
|
||||||
|
|
||||||
|
ad9361_fifo u_rx_fifo_ch2_i
|
||||||
|
(
|
||||||
|
.rst (rx_fifo_rst ), // input wire rst
|
||||||
|
.wr_clk (clk_4x_in ), // input wire wr_clk
|
||||||
|
.rd_clk (rx_data_clk ), // input wire rd_clk
|
||||||
|
.din (rx2_data_i ), // input wire [11 : 0] din
|
||||||
|
.wr_en (fifo_wr_en ), // input wire wr_en
|
||||||
|
.rd_en (fifo_rd_en ), // input wire rd_en
|
||||||
|
.dout (rx_ch2_i ), // output wire [11 : 0] dout
|
||||||
|
.full ( ), // output wire full
|
||||||
|
.empty (rx_fifo_empty_3) // output wire empty
|
||||||
|
);
|
||||||
|
|
||||||
|
ad9361_fifo u_rx_fifo_ch2_q
|
||||||
|
(
|
||||||
|
.rst (rx_fifo_rst ), // input wire rst
|
||||||
|
.wr_clk (clk_4x_in ), // input wire wr_clk
|
||||||
|
.rd_clk (rx_data_clk ), // input wire rd_clk
|
||||||
|
.din (rx2_data_q ), // input wire [11 : 0] din
|
||||||
|
.wr_en (fifo_wr_en ), // input wire wr_en
|
||||||
|
.rd_en (fifo_rd_en ), // input wire rd_en
|
||||||
|
.dout (rx_ch2_q ), // output wire [11 : 0] dout
|
||||||
|
.full ( ), // output wire full
|
||||||
|
.empty (rx_fifo_empty_4) // output wire empty
|
||||||
|
);
|
||||||
|
|
||||||
|
endmodule
|
||||||
+183
@@ -0,0 +1,183 @@
|
|||||||
|
`timescale 1ns / 1ps
|
||||||
|
//////////////////////////////////////////////////////////////////////////////////
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|
// Company:
|
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// Engineer:
|
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// _ _ ____
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// | | ___ ___| |__ / ___| __ _ ___
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// _ | |/ _ \/ __| '_ \ | | _ / _` |/ _ \
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// \___/ \___/|___/_| |_| \____|\__,_|\___/
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// Create Date: 2022/07/01 16:39:19
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|
// Last Modified Date: 2023/03/06 11:45
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|
// Design Name:
|
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// Module Name: ad9361_tx_map_cmos_dual
|
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|
// Project Name:
|
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|
// Target Devices:
|
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|
// Tool Versions:
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// Description:
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//
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|
// Dependencies:
|
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|
//
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|
// Revision:
|
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// Revision 0.01 - File Created
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// Additional Comments:
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//
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|
||||||
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|
||||||
|
module ad9361_tx_map_cmos_dual
|
||||||
|
(
|
||||||
|
input clk_2x_in ,
|
||||||
|
input clk_in_rst ,
|
||||||
|
|
||||||
|
input tx_data_clk ,
|
||||||
|
input tx_data_clk_rst ,
|
||||||
|
|
||||||
|
input [11:0] tx_ch1_i ,
|
||||||
|
input [11:0] tx_ch1_q ,
|
||||||
|
input [11:0] tx_ch2_i ,
|
||||||
|
input [11:0] tx_ch2_q ,
|
||||||
|
|
||||||
|
output clk_out ,
|
||||||
|
output tx_frame ,
|
||||||
|
output [11:0] tx_data
|
||||||
|
);
|
||||||
|
|
||||||
|
genvar m;
|
||||||
|
|
||||||
|
// input data fifo
|
||||||
|
reg rx_fifo_rd_en = 'b0;
|
||||||
|
wire [11:0] tx_fifo_ch1_i;
|
||||||
|
wire [11:0] tx_fifo_ch1_q;
|
||||||
|
wire [11:0] tx_fifo_ch2_i;
|
||||||
|
wire [11:0] tx_fifo_ch2_q;
|
||||||
|
|
||||||
|
always @(posedge clk_2x_in) begin
|
||||||
|
if (clk_in_rst) begin
|
||||||
|
rx_fifo_rd_en <= 'b0;
|
||||||
|
end
|
||||||
|
else begin
|
||||||
|
rx_fifo_rd_en <= ~rx_fifo_rd_en;
|
||||||
|
end
|
||||||
|
end
|
||||||
|
|
||||||
|
ad9361_fifo u_tx_fifo_ch1_i
|
||||||
|
(
|
||||||
|
.rst (clk_in_rst ), // input wire rst
|
||||||
|
.wr_clk (tx_data_clk ), // input wire wr_clk
|
||||||
|
.rd_clk (clk_2x_in ), // input wire rd_clk
|
||||||
|
.din (tx_ch1_i ), // input wire [11 : 0] din
|
||||||
|
.wr_en (1'b1 ), // input wire wr_en
|
||||||
|
.rd_en (rx_fifo_rd_en ), // input wire rd_en
|
||||||
|
.dout (tx_fifo_ch1_i ), // output wire [11 : 0] dout
|
||||||
|
.full ( ), // output wire full
|
||||||
|
.empty ( ) // output wire empty
|
||||||
|
);
|
||||||
|
|
||||||
|
ad9361_fifo u_tx_fifo_ch1_q
|
||||||
|
(
|
||||||
|
.rst (clk_in_rst ), // input wire rst
|
||||||
|
.wr_clk (tx_data_clk ), // input wire wr_clk
|
||||||
|
.rd_clk (clk_2x_in ), // input wire rd_clk
|
||||||
|
.din (tx_ch1_q ), // input wire [11 : 0] din
|
||||||
|
.wr_en (1'b1 ), // input wire wr_en
|
||||||
|
.rd_en (rx_fifo_rd_en ), // input wire rd_en
|
||||||
|
.dout (tx_fifo_ch1_q ), // output wire [11 : 0] dout
|
||||||
|
.full ( ), // output wire full
|
||||||
|
.empty ( ) // output wire empty
|
||||||
|
);
|
||||||
|
|
||||||
|
ad9361_fifo u_tx_fifo_ch2_i
|
||||||
|
(
|
||||||
|
.rst (clk_in_rst ), // input wire rst
|
||||||
|
.wr_clk (tx_data_clk ), // input wire wr_clk
|
||||||
|
.rd_clk (clk_2x_in ), // input wire rd_clk
|
||||||
|
.din (tx_ch2_i ), // input wire [11 : 0] din
|
||||||
|
.wr_en (1'b1 ), // input wire wr_en
|
||||||
|
.rd_en (rx_fifo_rd_en ), // input wire rd_en
|
||||||
|
.dout (tx_fifo_ch2_i ), // output wire [11 : 0] dout
|
||||||
|
.full ( ), // output wire full
|
||||||
|
.empty ( ) // output wire empty
|
||||||
|
);
|
||||||
|
|
||||||
|
ad9361_fifo u_tx_fifo_ch2_q
|
||||||
|
(
|
||||||
|
.rst (clk_in_rst ), // input wire rst
|
||||||
|
.wr_clk (tx_data_clk ), // input wire wr_clk
|
||||||
|
.rd_clk (clk_2x_in ), // input wire rd_clk
|
||||||
|
.din (tx_ch2_q ), // input wire [11 : 0] din
|
||||||
|
.wr_en (1'b1 ), // input wire wr_en
|
||||||
|
.rd_en (rx_fifo_rd_en ), // input wire rd_en
|
||||||
|
.dout (tx_fifo_ch2_q ), // output wire [11 : 0] dout
|
||||||
|
.full ( ), // output wire full
|
||||||
|
.empty ( ) // output wire empty
|
||||||
|
);
|
||||||
|
|
||||||
|
// frame and data control
|
||||||
|
reg tx_frame_i = 'b0;
|
||||||
|
reg tx_frame_q = 'b0;
|
||||||
|
reg [11:0] tx_data_i = 'b0;
|
||||||
|
reg [11:0] tx_data_q = 'b0;
|
||||||
|
|
||||||
|
always @(posedge clk_2x_in) begin
|
||||||
|
if (clk_in_rst) begin
|
||||||
|
tx_frame_i <= 'b0;
|
||||||
|
tx_frame_q <= 'b0;
|
||||||
|
tx_data_i <= 'b0;
|
||||||
|
tx_data_q <= 'b0;
|
||||||
|
end
|
||||||
|
else if (rx_fifo_rd_en == 1'b0) begin
|
||||||
|
tx_frame_i <= 1'b1;
|
||||||
|
tx_frame_q <= 1'b1;
|
||||||
|
tx_data_i <= tx_fifo_ch1_i;
|
||||||
|
tx_data_q <= tx_fifo_ch1_q;
|
||||||
|
end
|
||||||
|
else begin
|
||||||
|
tx_frame_i <= 1'b0;
|
||||||
|
tx_frame_q <= 1'b0;
|
||||||
|
tx_data_i <= tx_fifo_ch2_i;
|
||||||
|
tx_data_q <= tx_fifo_ch2_q;
|
||||||
|
end
|
||||||
|
end
|
||||||
|
|
||||||
|
// output clock to port
|
||||||
|
assign clk_out = clk_2x_in;
|
||||||
|
|
||||||
|
// output tx frame to port
|
||||||
|
ODDR #(
|
||||||
|
.DDR_CLK_EDGE ("SAME_EDGE" ),
|
||||||
|
.INIT (1'b0 ),
|
||||||
|
.SRTYPE ("ASYNC" )
|
||||||
|
) u_tx_frame_oddr (
|
||||||
|
.CE (1'b1 ),
|
||||||
|
.R (1'b0 ),
|
||||||
|
.S (1'b0 ),
|
||||||
|
.C (clk_2x_in ),
|
||||||
|
.D1 (tx_frame_i ),
|
||||||
|
.D2 (tx_frame_q ),
|
||||||
|
.Q (tx_frame )
|
||||||
|
);
|
||||||
|
|
||||||
|
// output tx data to port
|
||||||
|
generate
|
||||||
|
for (m=0; m<12; m=m+1) begin: tx_data_oddr
|
||||||
|
|
||||||
|
ODDR #(
|
||||||
|
.DDR_CLK_EDGE ("SAME_EDGE" ),
|
||||||
|
.INIT (1'b0 ),
|
||||||
|
.SRTYPE ("ASYNC" )
|
||||||
|
) u_tx_data_oddr (
|
||||||
|
.CE (1'b1 ),
|
||||||
|
.R (1'b0 ),
|
||||||
|
.S (1'b0 ),
|
||||||
|
.C (clk_2x_in ),
|
||||||
|
.D1 (tx_data_i[m] ),
|
||||||
|
.D2 (tx_data_q[m] ),
|
||||||
|
.Q (tx_data[m] )
|
||||||
|
);
|
||||||
|
|
||||||
|
end
|
||||||
|
endgenerate
|
||||||
|
|
||||||
|
endmodule
|
||||||
+119
@@ -0,0 +1,119 @@
|
|||||||
|
`timescale 1ns / 1ps
|
||||||
|
//////////////////////////////////////////////////////////////////////////////////
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|
// Company:
|
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|
// Engineer:
|
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|
// _ _ ____
|
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// | | ___ ___| |__ / ___| __ _ ___
|
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// _ | |/ _ \/ __| '_ \ | | _ / _` |/ _ \
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// | |_| | (_) \__ \ | | | | |_| | (_| | (_) |
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// \___/ \___/|___/_| |_| \____|\__,_|\___/
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|
// Create Date: 2022/07/01 16:39:19
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// Design Name:
|
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|
// Module Name: ad9361_tx_mapping_single
|
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|
// Project Name:
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// Target Devices:
|
||||||
|
// Tool Versions:
|
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|
// Description:
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//
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|
// Dependencies:
|
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//
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// Revision:
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|
// Revision 0.01 - File Created
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// Additional Comments:
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//
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||||||
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|
||||||
|
module ad9361_tx_map_cmos_single
|
||||||
|
(
|
||||||
|
input clk_in ,
|
||||||
|
input clk_in_rst ,
|
||||||
|
|
||||||
|
input tx_data_clk ,
|
||||||
|
input tx_data_clk_rst ,
|
||||||
|
|
||||||
|
input [11:0] tx_data_i ,
|
||||||
|
input [11:0] tx_data_q ,
|
||||||
|
|
||||||
|
output clk_out ,
|
||||||
|
output tx_frame ,
|
||||||
|
output [11:0] tx_data
|
||||||
|
);
|
||||||
|
|
||||||
|
genvar m;
|
||||||
|
|
||||||
|
// inout data fifo
|
||||||
|
wire [11:0] tx_fifo_i;
|
||||||
|
wire [11:0] tx_fifo_q;
|
||||||
|
|
||||||
|
ad9361_fifo u_tx_fifo_i
|
||||||
|
(
|
||||||
|
.rst (clk_in_rst ), // input wire rst
|
||||||
|
.wr_clk (tx_data_clk ), // input wire wr_clk
|
||||||
|
.rd_clk (clk_in ), // input wire rd_clk
|
||||||
|
.din (tx_data_i ), // input wire [11 : 0] din
|
||||||
|
.wr_en (1'b1 ), // input wire wr_en
|
||||||
|
.rd_en (1'b1 ), // input wire rd_en
|
||||||
|
.dout (tx_fifo_i ), // output wire [11 : 0] dout
|
||||||
|
.full ( ), // output wire full
|
||||||
|
.empty ( ) // output wire empty
|
||||||
|
);
|
||||||
|
|
||||||
|
ad9361_fifo u_tx_fifo_q
|
||||||
|
(
|
||||||
|
.rst (clk_in_rst ), // input wire rst
|
||||||
|
.wr_clk (tx_data_clk ), // input wire wr_clk
|
||||||
|
.rd_clk (clk_in ), // input wire rd_clk
|
||||||
|
.din (tx_data_q ), // input wire [11 : 0] din
|
||||||
|
.wr_en (1'b1 ), // input wire wr_en
|
||||||
|
.rd_en (1'b1 ), // input wire rd_en
|
||||||
|
.dout (tx_fifo_q ), // output wire [11 : 0] dout
|
||||||
|
.full ( ), // output wire full
|
||||||
|
.empty ( ) // output wire empty
|
||||||
|
);
|
||||||
|
|
||||||
|
// frame and data control
|
||||||
|
assign tx_frame_i = 1'b1;
|
||||||
|
assign tx_frame_q = 1'b0;
|
||||||
|
|
||||||
|
// output clock to port
|
||||||
|
assign clk_out = clk_in;
|
||||||
|
|
||||||
|
// output tx frame to port
|
||||||
|
ODDR #(
|
||||||
|
.DDR_CLK_EDGE ("SAME_EDGE" ),
|
||||||
|
.INIT (1'b0 ),
|
||||||
|
.SRTYPE ("ASYNC" )
|
||||||
|
) u_tx_frame_oddr (
|
||||||
|
.CE (1'b1 ),
|
||||||
|
.R (1'b0 ),
|
||||||
|
.S (1'b0 ),
|
||||||
|
.C (clk_in ),
|
||||||
|
.D1 (tx_frame_i ),
|
||||||
|
.D2 (tx_frame_q ),
|
||||||
|
.Q (tx_frame )
|
||||||
|
);
|
||||||
|
|
||||||
|
// output tx data to port
|
||||||
|
generate
|
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|
for (m=0; m<12; m=m+1) begin: tx_data_oddr
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ODDR #(
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.DDR_CLK_EDGE ("SAME_EDGE" ),
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.INIT (1'b0 ),
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.SRTYPE ("ASYNC" )
|
||||||
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) u_tx_data_oddr (
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.CE (1'b1 ),
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||||||
|
.R (1'b0 ),
|
||||||
|
.S (1'b0 ),
|
||||||
|
.C (clk_in ),
|
||||||
|
.D1 (tx_fifo_i[m] ),
|
||||||
|
.D2 (tx_fifo_q[m] ),
|
||||||
|
.Q (tx_data[m] )
|
||||||
|
);
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||||||
|
|
||||||
|
end
|
||||||
|
endgenerate
|
||||||
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endmodule
|
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+246
@@ -0,0 +1,246 @@
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|
`timescale 1ns / 1ps
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// Company:
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// Engineer:
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// _ _ ____
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// | | ___ ___| |__ / ___| __ _ ___
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// _ | |/ _ \/ __| '_ \ | | _ / _` |/ _ \
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// | |_| | (_) \__ \ | | | | |_| | (_| | (_) |
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// \___/ \___/|___/_| |_| \____|\__,_|\___/
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//
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// Create Date: 2023/03/05 23:21:27
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// Last Modified Date: 2023/03/06 11:01
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// Design Name:
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// Module Name: ad9361_tx_map_lvds_dual
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// Project Name:
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// Target Devices:
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// Tool Versions:
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// Description:
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//
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// Dependencies:
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//
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// Revision:
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// Revision 0.01 - File Created
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// Additional Comments:
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//
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module ad9361_tx_map_lvds_dual
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(
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input clk_4x_in ,
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|
input clk_in_rst ,
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input tx_data_clk ,
|
||||||
|
input tx_data_clk_rst ,
|
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|
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||||||
|
input [11:0] tx_ch1_i ,
|
||||||
|
input [11:0] tx_ch1_q ,
|
||||||
|
input [11:0] tx_ch2_i ,
|
||||||
|
input [11:0] tx_ch2_q ,
|
||||||
|
|
||||||
|
output clk_out_p ,
|
||||||
|
output clk_out_n ,
|
||||||
|
output tx_frame_p ,
|
||||||
|
output tx_frame_n ,
|
||||||
|
output [ 5:0] tx_data_p ,
|
||||||
|
output [ 5:0] tx_data_n
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||||||
|
);
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|
genvar m;
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// input data fifo
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reg [1:0] tx_control_cnt = 'b0;
|
||||||
|
reg rx_fifo_rd_en = 'b0;
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||||||
|
wire [11:0] tx_fifo_ch1_i;
|
||||||
|
wire [11:0] tx_fifo_ch1_q;
|
||||||
|
wire [11:0] tx_fifo_ch2_i;
|
||||||
|
wire [11:0] tx_fifo_ch2_q;
|
||||||
|
|
||||||
|
always @(posedge clk_4x_in) begin
|
||||||
|
if (clk_in_rst) begin
|
||||||
|
tx_control_cnt <= 'b0;
|
||||||
|
end
|
||||||
|
else begin
|
||||||
|
tx_control_cnt <= tx_control_cnt + 1'b1;
|
||||||
|
end
|
||||||
|
end
|
||||||
|
|
||||||
|
always @(posedge clk_4x_in) begin
|
||||||
|
if (clk_in_rst) begin
|
||||||
|
rx_fifo_rd_en <= 'b0;
|
||||||
|
end
|
||||||
|
else if (tx_control_cnt == 2'd2) begin
|
||||||
|
rx_fifo_rd_en <= 1'b1;
|
||||||
|
end
|
||||||
|
else begin
|
||||||
|
rx_fifo_rd_en <= 'b0;
|
||||||
|
end
|
||||||
|
end
|
||||||
|
|
||||||
|
ad9361_fifo u_tx_fifo_ch1_i
|
||||||
|
(
|
||||||
|
.rst (clk_in_rst ), // input wire rst
|
||||||
|
.wr_clk (tx_data_clk ), // input wire wr_clk
|
||||||
|
.rd_clk (clk_4x_in ), // input wire rd_clk
|
||||||
|
.din (tx_ch1_i ), // input wire [11 : 0] din
|
||||||
|
.wr_en (1'b1 ), // input wire wr_en
|
||||||
|
.rd_en (rx_fifo_rd_en ), // input wire rd_en
|
||||||
|
.dout (tx_fifo_ch1_i ), // output wire [11 : 0] dout
|
||||||
|
.full ( ), // output wire full
|
||||||
|
.empty ( ) // output wire empty
|
||||||
|
);
|
||||||
|
|
||||||
|
ad9361_fifo u_tx_fifo_ch1_q
|
||||||
|
(
|
||||||
|
.rst (clk_in_rst ), // input wire rst
|
||||||
|
.wr_clk (tx_data_clk ), // input wire wr_clk
|
||||||
|
.rd_clk (clk_4x_in ), // input wire rd_clk
|
||||||
|
.din (tx_ch1_q ), // input wire [11 : 0] din
|
||||||
|
.wr_en (1'b1 ), // input wire wr_en
|
||||||
|
.rd_en (rx_fifo_rd_en ), // input wire rd_en
|
||||||
|
.dout (tx_fifo_ch1_q ), // output wire [11 : 0] dout
|
||||||
|
.full ( ), // output wire full
|
||||||
|
.empty ( ) // output wire empty
|
||||||
|
);
|
||||||
|
|
||||||
|
ad9361_fifo u_tx_fifo_ch2_i
|
||||||
|
(
|
||||||
|
.rst (clk_in_rst ), // input wire rst
|
||||||
|
.wr_clk (tx_data_clk ), // input wire wr_clk
|
||||||
|
.rd_clk (clk_4x_in ), // input wire rd_clk
|
||||||
|
.din (tx_ch2_i ), // input wire [11 : 0] din
|
||||||
|
.wr_en (1'b1 ), // input wire wr_en
|
||||||
|
.rd_en (rx_fifo_rd_en ), // input wire rd_en
|
||||||
|
.dout (tx_fifo_ch2_i ), // output wire [11 : 0] dout
|
||||||
|
.full ( ), // output wire full
|
||||||
|
.empty ( ) // output wire empty
|
||||||
|
);
|
||||||
|
|
||||||
|
ad9361_fifo u_tx_fifo_ch2_q
|
||||||
|
(
|
||||||
|
.rst (clk_in_rst ), // input wire rst
|
||||||
|
.wr_clk (tx_data_clk ), // input wire wr_clk
|
||||||
|
.rd_clk (clk_4x_in ), // input wire rd_clk
|
||||||
|
.din (tx_ch2_q ), // input wire [11 : 0] din
|
||||||
|
.wr_en (1'b1 ), // input wire wr_en
|
||||||
|
.rd_en (rx_fifo_rd_en ), // input wire rd_en
|
||||||
|
.dout (tx_fifo_ch2_q ), // output wire [11 : 0] dout
|
||||||
|
.full ( ), // output wire full
|
||||||
|
.empty ( ) // output wire empty
|
||||||
|
);
|
||||||
|
|
||||||
|
|
||||||
|
// frame and data control
|
||||||
|
reg tx_frame_r = 'b0; // rising edge data
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||||||
|
reg tx_frame_f = 'b0; // falling edge data
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||||||
|
reg [5:0] tx_data_r = 'b0;
|
||||||
|
reg [5:0] tx_data_f = 'b0;
|
||||||
|
|
||||||
|
always @(posedge clk_4x_in) begin
|
||||||
|
if (clk_in_rst) begin
|
||||||
|
tx_frame_r <= 'b0;
|
||||||
|
tx_frame_f <= 'b0;
|
||||||
|
tx_data_r <= 'b0;
|
||||||
|
tx_data_f <= 'b0;
|
||||||
|
end
|
||||||
|
else begin
|
||||||
|
case (tx_control_cnt)
|
||||||
|
2'd0: begin
|
||||||
|
tx_frame_r <= 1'b1;
|
||||||
|
tx_frame_f <= 1'b1;
|
||||||
|
tx_data_r <= tx_fifo_ch1_i[11: 6];
|
||||||
|
tx_data_f <= tx_fifo_ch1_q[11: 6];
|
||||||
|
end
|
||||||
|
2'd1: begin
|
||||||
|
tx_frame_r <= 1'b1;
|
||||||
|
tx_frame_f <= 1'b1;
|
||||||
|
tx_data_r <= tx_fifo_ch1_i[5:0];
|
||||||
|
tx_data_f <= tx_fifo_ch1_q[5:0];
|
||||||
|
end
|
||||||
|
2'd2: begin
|
||||||
|
tx_frame_r <= 1'b0;
|
||||||
|
tx_frame_f <= 1'b0;
|
||||||
|
tx_data_r <= tx_fifo_ch2_i[11:6];
|
||||||
|
tx_data_f <= tx_fifo_ch2_q[11:6];
|
||||||
|
end
|
||||||
|
2'd3: begin
|
||||||
|
tx_frame_r <= 1'b0;
|
||||||
|
tx_frame_f <= 1'b0;
|
||||||
|
tx_data_r <= tx_fifo_ch2_i[5:0];
|
||||||
|
tx_data_f <= tx_fifo_ch2_q[5:0];
|
||||||
|
end
|
||||||
|
default: begin
|
||||||
|
tx_frame_r <= 'b0;
|
||||||
|
tx_frame_f <= 'b0;
|
||||||
|
tx_data_r <= 'b0;
|
||||||
|
tx_data_f <= 'b0;
|
||||||
|
end
|
||||||
|
endcase
|
||||||
|
end
|
||||||
|
end
|
||||||
|
|
||||||
|
// output clock to port
|
||||||
|
wire clk_out;
|
||||||
|
assign clk_out = clk_4x_in;
|
||||||
|
|
||||||
|
OBUFDS u_obufds_clk_out
|
||||||
|
(
|
||||||
|
.I (clk_out ),
|
||||||
|
.O (clk_out_p ),
|
||||||
|
.OB (clk_out_n )
|
||||||
|
);
|
||||||
|
|
||||||
|
// output tx frame to port
|
||||||
|
ODDR #(
|
||||||
|
.DDR_CLK_EDGE ("SAME_EDGE" ),
|
||||||
|
.INIT (1'b0 ),
|
||||||
|
.SRTYPE ("ASYNC" )
|
||||||
|
) u_tx_frame_oddr (
|
||||||
|
.CE (1'b1 ),
|
||||||
|
.R (1'b0 ),
|
||||||
|
.S (1'b0 ),
|
||||||
|
.C (clk_4x_in ),
|
||||||
|
.D1 (tx_frame_r ),
|
||||||
|
.D2 (tx_frame_f ),
|
||||||
|
.Q (tx_frame )
|
||||||
|
);
|
||||||
|
|
||||||
|
OBUFDS u_obufds_tx_frame
|
||||||
|
(
|
||||||
|
.I (tx_frame ),
|
||||||
|
.O (tx_frame_p ),
|
||||||
|
.OB (tx_frame_n )
|
||||||
|
);
|
||||||
|
|
||||||
|
// output tx data to port
|
||||||
|
wire [5:0] tx_data;
|
||||||
|
|
||||||
|
generate
|
||||||
|
for (m=0; m<6; m=m+1) begin: tx_data_oddr
|
||||||
|
|
||||||
|
ODDR #(
|
||||||
|
.DDR_CLK_EDGE ("SAME_EDGE" ),
|
||||||
|
.INIT (1'b0 ),
|
||||||
|
.SRTYPE ("ASYNC" )
|
||||||
|
) u_tx_data_oddr (
|
||||||
|
.CE (1'b1 ),
|
||||||
|
.R (1'b0 ),
|
||||||
|
.S (1'b0 ),
|
||||||
|
.C (clk_4x_in ),
|
||||||
|
.D1 (tx_data_r[m] ),
|
||||||
|
.D2 (tx_data_f[m] ),
|
||||||
|
.Q (tx_data[m] )
|
||||||
|
);
|
||||||
|
|
||||||
|
OBUFDS u_obufds_tx_data
|
||||||
|
(
|
||||||
|
.I (tx_data[m] ),
|
||||||
|
.O (tx_data_p[m] ),
|
||||||
|
.OB (tx_data_n[m] )
|
||||||
|
);
|
||||||
|
|
||||||
|
end
|
||||||
|
endgenerate
|
||||||
|
|
||||||
|
endmodule
|
||||||
@@ -0,0 +1,303 @@
|
|||||||
|
<?xml version="1.0" encoding="UTF-8"?>
|
||||||
|
<!-- Product Version: Vivado v2023.2.1 (64-bit) -->
|
||||||
|
<!-- -->
|
||||||
|
<!-- Copyright 1986-2022 Xilinx, Inc. All Rights Reserved. -->
|
||||||
|
<!-- Copyright 2022-2023 Advanced Micro Devices, Inc. All Rights Reserved. -->
|
||||||
|
|
||||||
|
<Project Product="Vivado" Version="7" Minor="65" Path="/home/josh/Workspace/vivado/vivado_pub/modules/xc7k410tffg900-2/ad9361_mapping/ad9361_mapping.xpr">
|
||||||
|
<DefaultLaunch Dir="$PRUNDIR"/>
|
||||||
|
<Configuration>
|
||||||
|
<Option Name="Id" Val="6455237789e34802b5930fcc12496fe7"/>
|
||||||
|
<Option Name="Part" Val="xc7k410tffg900-2"/>
|
||||||
|
<Option Name="CompiledLibDir" Val="$PCACHEDIR/compile_simlib"/>
|
||||||
|
<Option Name="CompiledLibDirXSim" Val=""/>
|
||||||
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<Option Name="CompiledLibDirModelSim" Val="$PCACHEDIR/compile_simlib/modelsim"/>
|
||||||
|
<Option Name="CompiledLibDirQuesta" Val="$PCACHEDIR/compile_simlib/questa"/>
|
||||||
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<Option Name="CompiledLibDirXcelium" Val="$PCACHEDIR/compile_simlib/xcelium"/>
|
||||||
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<Option Name="CompiledLibDirVCS" Val="$PCACHEDIR/compile_simlib/vcs"/>
|
||||||
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<Option Name="CompiledLibDirRiviera" Val="$PCACHEDIR/compile_simlib/riviera"/>
|
||||||
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<Option Name="CompiledLibDirActivehdl" Val="$PCACHEDIR/compile_simlib/activehdl"/>
|
||||||
|
<Option Name="SimulatorInstallDirModelSim" Val=""/>
|
||||||
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<Option Name="SimulatorInstallDirQuesta" Val=""/>
|
||||||
|
<Option Name="SimulatorInstallDirXcelium" Val=""/>
|
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<Option Name="SimulatorInstallDirVCS" Val=""/>
|
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<Option Name="SimulatorInstallDirRiviera" Val=""/>
|
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<Option Name="SimulatorInstallDirActiveHdl" Val=""/>
|
||||||
|
<Option Name="SimulatorGccInstallDirModelSim" Val=""/>
|
||||||
|
<Option Name="SimulatorGccInstallDirQuesta" Val=""/>
|
||||||
|
<Option Name="SimulatorGccInstallDirXcelium" Val=""/>
|
||||||
|
<Option Name="SimulatorGccInstallDirVCS" Val=""/>
|
||||||
|
<Option Name="SimulatorGccInstallDirRiviera" Val=""/>
|
||||||
|
<Option Name="SimulatorGccInstallDirActiveHdl" Val=""/>
|
||||||
|
<Option Name="SimulatorVersionXsim" Val="2023.2"/>
|
||||||
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<Option Name="SimulatorVersionModelSim" Val="2023.2"/>
|
||||||
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<Option Name="SimulatorVersionQuesta" Val="2023.2"/>
|
||||||
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<Option Name="SimulatorVersionXcelium" Val="23.03.002"/>
|
||||||
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<Option Name="SimulatorVersionVCS" Val="U-2023.03-1"/>
|
||||||
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|
||||||
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<Option Name="SimulatorVersionActiveHdl" Val="14.1"/>
|
||||||
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<Option Name="SimulatorGccVersionXsim" Val="9.3.0"/>
|
||||||
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|
||||||
|
<Option Name="SimulatorGccVersionQuesta" Val="7.4.0"/>
|
||||||
|
<Option Name="SimulatorGccVersionXcelium" Val="9.3.0"/>
|
||||||
|
<Option Name="SimulatorGccVersionVCS" Val="9.2.0"/>
|
||||||
|
<Option Name="SimulatorGccVersionRiviera" Val="9.3.0"/>
|
||||||
|
<Option Name="SimulatorGccVersionActiveHdl" Val="9.3.0"/>
|
||||||
|
<Option Name="BoardPart" Val=""/>
|
||||||
|
<Option Name="ActiveSimSet" Val="sim_1"/>
|
||||||
|
<Option Name="DefaultLib" Val="xil_defaultlib"/>
|
||||||
|
<Option Name="ProjectType" Val="Default"/>
|
||||||
|
<Option Name="IPOutputRepo" Val="$PCACHEDIR/ip"/>
|
||||||
|
<Option Name="IPDefaultOutputPath" Val="$PGENDIR/sources_1"/>
|
||||||
|
<Option Name="IPCachePermission" Val="read"/>
|
||||||
|
<Option Name="IPCachePermission" Val="write"/>
|
||||||
|
<Option Name="EnableCoreContainer" Val="FALSE"/>
|
||||||
|
<Option Name="EnableResourceEstimation" Val="FALSE"/>
|
||||||
|
<Option Name="SimCompileState" Val="TRUE"/>
|
||||||
|
<Option Name="CreateRefXciForCoreContainers" Val="FALSE"/>
|
||||||
|
<Option Name="IPUserFilesDir" Val="$PIPUSERFILESDIR"/>
|
||||||
|
<Option Name="IPStaticSourceDir" Val="$PIPUSERFILESDIR/ipstatic"/>
|
||||||
|
<Option Name="EnableBDX" Val="FALSE"/>
|
||||||
|
<Option Name="FeatureSet" Val="FeatureSet_Classic"/>
|
||||||
|
<Option Name="WTXSimLaunchSim" Val="0"/>
|
||||||
|
<Option Name="WTModelSimLaunchSim" Val="0"/>
|
||||||
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<Option Name="WTQuestaLaunchSim" Val="0"/>
|
||||||
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<Option Name="WTIesLaunchSim" Val="0"/>
|
||||||
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<Option Name="WTVcsLaunchSim" Val="0"/>
|
||||||
|
<Option Name="WTRivieraLaunchSim" Val="0"/>
|
||||||
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<Option Name="WTActivehdlLaunchSim" Val="0"/>
|
||||||
|
<Option Name="WTXSimExportSim" Val="1"/>
|
||||||
|
<Option Name="WTModelSimExportSim" Val="1"/>
|
||||||
|
<Option Name="WTQuestaExportSim" Val="1"/>
|
||||||
|
<Option Name="WTIesExportSim" Val="0"/>
|
||||||
|
<Option Name="WTVcsExportSim" Val="1"/>
|
||||||
|
<Option Name="WTRivieraExportSim" Val="1"/>
|
||||||
|
<Option Name="WTActivehdlExportSim" Val="1"/>
|
||||||
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<Option Name="GenerateIPUpgradeLog" Val="TRUE"/>
|
||||||
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<Option Name="XSimRadix" Val="hex"/>
|
||||||
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<Option Name="XSimTimeUnit" Val="ns"/>
|
||||||
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<Option Name="XSimArrayDisplayLimit" Val="1024"/>
|
||||||
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<Option Name="XSimTraceLimit" Val="65536"/>
|
||||||
|
<Option Name="SimTypes" Val="rtl"/>
|
||||||
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<Option Name="SimTypes" Val="bfm"/>
|
||||||
|
<Option Name="SimTypes" Val="tlm"/>
|
||||||
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<Option Name="SimTypes" Val="tlm_dpi"/>
|
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<Option Name="MEMEnableMemoryMapGeneration" Val="TRUE"/>
|
||||||
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<Option Name="DcpsUptoDate" Val="TRUE"/>
|
||||||
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<Option Name="ClassicSocBoot" Val="FALSE"/>
|
||||||
|
<Option Name="LocalIPRepoLeafDirName" Val="ip_repo"/>
|
||||||
|
</Configuration>
|
||||||
|
<FileSets Version="1" Minor="32">
|
||||||
|
<FileSet Name="sources_1" Type="DesignSrcs" RelSrcDir="$PSRCDIR/sources_1" RelGenDir="$PGENDIR/sources_1">
|
||||||
|
<Filter Type="Srcs"/>
|
||||||
|
<File Path="$PSRCDIR/sources_1/new/ad9361_rx_map_cmos_dual.v">
|
||||||
|
<FileInfo>
|
||||||
|
<Attr Name="UsedIn" Val="synthesis"/>
|
||||||
|
<Attr Name="UsedIn" Val="implementation"/>
|
||||||
|
<Attr Name="UsedIn" Val="simulation"/>
|
||||||
|
</FileInfo>
|
||||||
|
</File>
|
||||||
|
<File Path="$PSRCDIR/sources_1/new/ad9361_tx_map_lvds_dual.v">
|
||||||
|
<FileInfo>
|
||||||
|
<Attr Name="AutoDisabled" Val="1"/>
|
||||||
|
<Attr Name="UsedIn" Val="synthesis"/>
|
||||||
|
<Attr Name="UsedIn" Val="implementation"/>
|
||||||
|
<Attr Name="UsedIn" Val="simulation"/>
|
||||||
|
</FileInfo>
|
||||||
|
</File>
|
||||||
|
<File Path="$PSRCDIR/sources_1/new/ad9361_tx_map_cmos_single.v">
|
||||||
|
<FileInfo>
|
||||||
|
<Attr Name="AutoDisabled" Val="1"/>
|
||||||
|
<Attr Name="UsedIn" Val="synthesis"/>
|
||||||
|
<Attr Name="UsedIn" Val="implementation"/>
|
||||||
|
<Attr Name="UsedIn" Val="simulation"/>
|
||||||
|
</FileInfo>
|
||||||
|
</File>
|
||||||
|
<File Path="$PSRCDIR/sources_1/new/ad9361_rx_map_cmos_single.v">
|
||||||
|
<FileInfo>
|
||||||
|
<Attr Name="AutoDisabled" Val="1"/>
|
||||||
|
<Attr Name="UsedIn" Val="synthesis"/>
|
||||||
|
<Attr Name="UsedIn" Val="implementation"/>
|
||||||
|
<Attr Name="UsedIn" Val="simulation"/>
|
||||||
|
</FileInfo>
|
||||||
|
</File>
|
||||||
|
<File Path="$PSRCDIR/sources_1/new/ad9361_rx_map_lvds_dual.v">
|
||||||
|
<FileInfo>
|
||||||
|
<Attr Name="AutoDisabled" Val="1"/>
|
||||||
|
<Attr Name="UsedIn" Val="synthesis"/>
|
||||||
|
<Attr Name="UsedIn" Val="implementation"/>
|
||||||
|
<Attr Name="UsedIn" Val="simulation"/>
|
||||||
|
</FileInfo>
|
||||||
|
</File>
|
||||||
|
<File Path="$PSRCDIR/sources_1/new/ad9361_tx_map_cmos_dual.v">
|
||||||
|
<FileInfo>
|
||||||
|
<Attr Name="AutoDisabled" Val="1"/>
|
||||||
|
<Attr Name="UsedIn" Val="synthesis"/>
|
||||||
|
<Attr Name="UsedIn" Val="implementation"/>
|
||||||
|
<Attr Name="UsedIn" Val="simulation"/>
|
||||||
|
</FileInfo>
|
||||||
|
</File>
|
||||||
|
<Config>
|
||||||
|
<Option Name="DesignMode" Val="RTL"/>
|
||||||
|
<Option Name="TopModule" Val="ad9361_rx_map_cmos_dual"/>
|
||||||
|
<Option Name="TopAutoSet" Val="TRUE"/>
|
||||||
|
</Config>
|
||||||
|
</FileSet>
|
||||||
|
<FileSet Name="constrs_1" Type="Constrs" RelSrcDir="$PSRCDIR/constrs_1" RelGenDir="$PGENDIR/constrs_1">
|
||||||
|
<Filter Type="Constrs"/>
|
||||||
|
<Config>
|
||||||
|
<Option Name="ConstrsType" Val="XDC"/>
|
||||||
|
</Config>
|
||||||
|
</FileSet>
|
||||||
|
<FileSet Name="sim_1" Type="SimulationSrcs" RelSrcDir="$PSRCDIR/sim_1" RelGenDir="$PGENDIR/sim_1">
|
||||||
|
<Config>
|
||||||
|
<Option Name="DesignMode" Val="RTL"/>
|
||||||
|
<Option Name="TopModule" Val="ad9361_rx_map_cmos_dual"/>
|
||||||
|
<Option Name="TopLib" Val="xil_defaultlib"/>
|
||||||
|
<Option Name="TopAutoSet" Val="TRUE"/>
|
||||||
|
<Option Name="TransportPathDelay" Val="0"/>
|
||||||
|
<Option Name="TransportIntDelay" Val="0"/>
|
||||||
|
<Option Name="SelectedSimModel" Val="rtl"/>
|
||||||
|
<Option Name="PamDesignTestbench" Val=""/>
|
||||||
|
<Option Name="PamDutBypassFile" Val="xil_dut_bypass"/>
|
||||||
|
<Option Name="PamSignalDriverFile" Val="xil_bypass_driver"/>
|
||||||
|
<Option Name="PamPseudoTop" Val="pseudo_tb"/>
|
||||||
|
<Option Name="SrcSet" Val="sources_1"/>
|
||||||
|
</Config>
|
||||||
|
</FileSet>
|
||||||
|
<FileSet Name="utils_1" Type="Utils" RelSrcDir="$PSRCDIR/utils_1" RelGenDir="$PGENDIR/utils_1">
|
||||||
|
<Filter Type="Utils"/>
|
||||||
|
<Config>
|
||||||
|
<Option Name="TopAutoSet" Val="TRUE"/>
|
||||||
|
</Config>
|
||||||
|
</FileSet>
|
||||||
|
<FileSet Name="ad9361_fifo" Type="BlockSrcs" RelSrcDir="$PSRCDIR/ad9361_fifo" RelGenDir="$PGENDIR/ad9361_fifo">
|
||||||
|
<File Path="$PSRCDIR/sources_1/ip/ad9361_fifo/ad9361_fifo.xci">
|
||||||
|
<FileInfo>
|
||||||
|
<Attr Name="UsedIn" Val="synthesis"/>
|
||||||
|
<Attr Name="UsedIn" Val="implementation"/>
|
||||||
|
<Attr Name="UsedIn" Val="simulation"/>
|
||||||
|
</FileInfo>
|
||||||
|
</File>
|
||||||
|
<Config>
|
||||||
|
<Option Name="TopModule" Val="ad9361_fifo"/>
|
||||||
|
<Option Name="UseBlackboxStub" Val="1"/>
|
||||||
|
</Config>
|
||||||
|
</FileSet>
|
||||||
|
</FileSets>
|
||||||
|
<Simulators>
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||||||
|
<Simulator Name="XSim">
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|
<Option Name="Description" Val="Vivado Simulator"/>
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|
<Option Name="CompiledLib" Val="0"/>
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|
</Simulator>
|
||||||
|
<Simulator Name="ModelSim">
|
||||||
|
<Option Name="Description" Val="ModelSim Simulator"/>
|
||||||
|
</Simulator>
|
||||||
|
<Simulator Name="Questa">
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||||||
|
<Option Name="Description" Val="Questa Advanced Simulator"/>
|
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|
</Simulator>
|
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|
<Simulator Name="Xcelium">
|
||||||
|
<Option Name="Description" Val="Xcelium Parallel Simulator"/>
|
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|
</Simulator>
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|
<Simulator Name="VCS">
|
||||||
|
<Option Name="Description" Val="Verilog Compiler Simulator (VCS)"/>
|
||||||
|
</Simulator>
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|
<Simulator Name="Riviera">
|
||||||
|
<Option Name="Description" Val="Riviera-PRO Simulator"/>
|
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|
</Simulator>
|
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|
</Simulators>
|
||||||
|
<Runs Version="1" Minor="21">
|
||||||
|
<Run Id="synth_1" Type="Ft3:Synth" SrcSet="sources_1" Part="xc7k410tffg900-2" ConstrsSet="constrs_1" Description="Vivado Synthesis Defaults" AutoIncrementalCheckpoint="true" WriteIncrSynthDcp="false" State="current" Dir="$PRUNDIR/synth_1" IncludeInArchive="true" IsChild="false" AutoIncrementalDir="$PSRCDIR/utils_1/imports/synth_1" AutoRQSDir="$PSRCDIR/utils_1/imports/synth_1">
|
||||||
|
<Strategy Version="1" Minor="2">
|
||||||
|
<StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2023">
|
||||||
|
<Desc>Vivado Synthesis Defaults</Desc>
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|
</StratHandle>
|
||||||
|
<Step Id="synth_design"/>
|
||||||
|
</Strategy>
|
||||||
|
<GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
|
||||||
|
<ReportStrategy Name="Vivado Synthesis Default Reports" Flow="Vivado Synthesis 2023"/>
|
||||||
|
<Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
|
||||||
|
<RQSFiles/>
|
||||||
|
</Run>
|
||||||
|
<Run Id="ad9361_fifo_synth_1" Type="Ft3:Synth" SrcSet="ad9361_fifo" Part="xc7k410tffg900-2" ConstrsSet="ad9361_fifo" Description="Vivado Synthesis Defaults" AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" Dir="$PRUNDIR/ad9361_fifo_synth_1" IncludeInArchive="true" IsChild="false" AutoIncrementalDir="$PSRCDIR/utils_1/imports/ad9361_fifo_synth_1" AutoRQSDir="$PSRCDIR/utils_1/imports/ad9361_fifo_synth_1">
|
||||||
|
<Strategy Version="1" Minor="2">
|
||||||
|
<StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2023">
|
||||||
|
<Desc>Vivado Synthesis Defaults</Desc>
|
||||||
|
</StratHandle>
|
||||||
|
<Step Id="synth_design"/>
|
||||||
|
</Strategy>
|
||||||
|
<GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
|
||||||
|
<ReportStrategy Name="Vivado Synthesis Default Reports" Flow="Vivado Synthesis 2023"/>
|
||||||
|
<Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
|
||||||
|
<RQSFiles/>
|
||||||
|
</Run>
|
||||||
|
<Run Id="impl_1" Type="Ft2:EntireDesign" Part="xc7k410tffg900-2" ConstrsSet="constrs_1" Description="Default settings for Implementation." AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" State="current" SynthRun="synth_1" IncludeInArchive="true" IsChild="false" GenFullBitstream="true" AutoIncrementalDir="$PSRCDIR/utils_1/imports/impl_1" AutoRQSDir="$PSRCDIR/utils_1/imports/impl_1">
|
||||||
|
<Strategy Version="1" Minor="2">
|
||||||
|
<StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2023">
|
||||||
|
<Desc>Default settings for Implementation.</Desc>
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|
</StratHandle>
|
||||||
|
<Step Id="init_design"/>
|
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|
<Step Id="opt_design"/>
|
||||||
|
<Step Id="power_opt_design"/>
|
||||||
|
<Step Id="place_design"/>
|
||||||
|
<Step Id="post_place_power_opt_design"/>
|
||||||
|
<Step Id="phys_opt_design"/>
|
||||||
|
<Step Id="route_design"/>
|
||||||
|
<Step Id="post_route_phys_opt_design"/>
|
||||||
|
<Step Id="write_bitstream"/>
|
||||||
|
</Strategy>
|
||||||
|
<ReportStrategy Name="Vivado Implementation Default Reports" Flow="Vivado Implementation 2023"/>
|
||||||
|
<Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
|
||||||
|
<RQSFiles/>
|
||||||
|
</Run>
|
||||||
|
<Run Id="ad9361_fifo_impl_1" Type="Ft2:EntireDesign" Part="xc7k410tffg900-2" ConstrsSet="ad9361_fifo" Description="Default settings for Implementation." AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" SynthRun="ad9361_fifo_synth_1" IncludeInArchive="false" IsChild="false" GenFullBitstream="true" AutoIncrementalDir="$PSRCDIR/utils_1/imports/ad9361_fifo_impl_1" AutoRQSDir="$PSRCDIR/utils_1/imports/ad9361_fifo_impl_1">
|
||||||
|
<Strategy Version="1" Minor="2">
|
||||||
|
<StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2023">
|
||||||
|
<Desc>Default settings for Implementation.</Desc>
|
||||||
|
</StratHandle>
|
||||||
|
<Step Id="init_design"/>
|
||||||
|
<Step Id="opt_design"/>
|
||||||
|
<Step Id="power_opt_design"/>
|
||||||
|
<Step Id="place_design"/>
|
||||||
|
<Step Id="post_place_power_opt_design"/>
|
||||||
|
<Step Id="phys_opt_design"/>
|
||||||
|
<Step Id="route_design"/>
|
||||||
|
<Step Id="post_route_phys_opt_design"/>
|
||||||
|
<Step Id="write_bitstream"/>
|
||||||
|
</Strategy>
|
||||||
|
<ReportStrategy Name="Vivado Implementation Default Reports" Flow="Vivado Implementation 2023"/>
|
||||||
|
<Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
|
||||||
|
<RQSFiles/>
|
||||||
|
</Run>
|
||||||
|
</Runs>
|
||||||
|
<Board/>
|
||||||
|
<DashboardSummary Version="1" Minor="0">
|
||||||
|
<Dashboards>
|
||||||
|
<Dashboard Name="default_dashboard">
|
||||||
|
<Gadgets>
|
||||||
|
<Gadget Name="drc_1" Type="drc" Version="1" Row="2" Column="0">
|
||||||
|
<GadgetParam Name="REPORTS" Type="string_list" Value="impl_1#impl_1_route_report_drc_0 "/>
|
||||||
|
</Gadget>
|
||||||
|
<Gadget Name="methodology_1" Type="methodology" Version="1" Row="2" Column="1">
|
||||||
|
<GadgetParam Name="REPORTS" Type="string_list" Value="impl_1#impl_1_route_report_methodology_0 "/>
|
||||||
|
</Gadget>
|
||||||
|
<Gadget Name="power_1" Type="power" Version="1" Row="1" Column="0">
|
||||||
|
<GadgetParam Name="REPORTS" Type="string_list" Value="impl_1#impl_1_route_report_power_0 "/>
|
||||||
|
</Gadget>
|
||||||
|
<Gadget Name="timing_1" Type="timing" Version="1" Row="0" Column="1">
|
||||||
|
<GadgetParam Name="REPORTS" Type="string_list" Value="impl_1#impl_1_route_report_timing_summary_0 "/>
|
||||||
|
</Gadget>
|
||||||
|
<Gadget Name="utilization_1" Type="utilization" Version="1" Row="0" Column="0">
|
||||||
|
<GadgetParam Name="REPORTS" Type="string_list" Value="synth_1#synth_1_synth_report_utilization_0 "/>
|
||||||
|
<GadgetParam Name="RUN.STEP" Type="string" Value="synth_design"/>
|
||||||
|
<GadgetParam Name="RUN.TYPE" Type="string" Value="synthesis"/>
|
||||||
|
</Gadget>
|
||||||
|
<Gadget Name="utilization_2" Type="utilization" Version="1" Row="1" Column="1">
|
||||||
|
<GadgetParam Name="REPORTS" Type="string_list" Value="impl_1#impl_1_place_report_utilization_0 "/>
|
||||||
|
</Gadget>
|
||||||
|
</Gadgets>
|
||||||
|
</Dashboard>
|
||||||
|
<CurrentDashboard>default_dashboard</CurrentDashboard>
|
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|
</Dashboards>
|
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|
</DashboardSummary>
|
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|
</Project>
|
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Reference in New Issue
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