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Verilog
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`timescale 1ns / 1ns
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// Company:
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// Engineer:
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// Create Date: 18:12 11/14/2019
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// Design Name:
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// Module Name: ApproxAbs_v1
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// Project Name:
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// Target Devices:
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// Tool versions:
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// Description:
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// 1. 在ApproxAbs基础上，由MXQ仿真、修改得到。
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// 2. 主要修改有两处：A.如果Max比(7/8*max+1/2*min)更大，就输出max。这样更准确。
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// B.原版在生成Dout_valid的逻辑中，犯了always后面没有“@ (posedge clk)”的错误。
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// Dependencies:
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// Revision:
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// v2（2015/11/07）：
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// 1. 更改输入为17bits，输出为18bits。
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// 2. 取消Din_valid和Dout_valid。改为ND和Rdy。
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// Revision 0.01 - File Created
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// Additional Comments:
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module ApproxAbs_v2 (
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input clk,
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input ND,
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input [9:0] Din_I,
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input [9:0] Din_Q,
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output reg [10:0] Dout = 11'd0,
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output reg Rdy = 1'b0
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);
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// 第一级延迟：把输入变负值：
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reg [9:0] Din_I_neg;
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always @(posedge clk) begin
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if (Din_I[9:0] == 10'b1000_0000_00) Din_I_neg[9:0] <= 10'b0111_1111_11;
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else Din_I_neg[9:0] <= -Din_I[9:0];
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end
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reg [9:0] Din_Q_neg;
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always @(posedge clk) begin
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if (Din_Q[9:0] == 10'b1000_0000_00) Din_Q_neg[9:0] <= 10'b0111_1111_11;
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||
else Din_Q_neg[9:0] <= -Din_Q[9:0];
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||
end
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// 第二级延迟：求绝对值：
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reg [9:0] Din_I_D1;
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reg [9:0] Din_Q_D1;
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always @(posedge clk) begin
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Din_I_D1[9:0] <= Din_I[9:0];
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Din_Q_D1[9:0] <= Din_Q[9:0];
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||
end
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reg [9:0] Abs_Din_I;
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reg [9:0] Abs_Din_Q;
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always @(posedge clk) begin
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if (Din_I_D1[9] == 1'b1) Abs_Din_I[9:0] <= Din_I_neg[9:0];
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else Abs_Din_I[9:0] <= Din_I_D1[9:0];
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if (Din_Q_D1[9] == 1'b1) Abs_Din_Q[9:0] <= Din_Q_neg[9:0];
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else Abs_Din_Q[9:0] <= Din_Q_D1[9:0];
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end
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// 第三级延迟：确定I/Q两路绝对值的大小关系：
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reg [9:0] AbsIQ_max;
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reg [9:0] AbsIQ_min;
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always @(posedge clk) begin
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if (Abs_Din_I[9:0] >= Abs_Din_Q[9:0]) begin
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AbsIQ_max[9:0] <= Abs_Din_I[9:0];
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AbsIQ_min[9:0] <= Abs_Din_Q[9:0];
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end
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else begin
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AbsIQ_max[9:0] <= Abs_Din_Q[9:0];
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AbsIQ_min[9:0] <= Abs_Din_I[9:0];
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end
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end
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// 第四级延迟：MXQ选择的系数：7/8和1/2：
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reg [9:0] AbsIQ_max_7by8;
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reg [9:0] AbsIQ_min_1by2;
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always @(posedge clk) begin
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AbsIQ_max_7by8[9:0] <= AbsIQ_max[9:0] - {3'b000, AbsIQ_max[9:3]};
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AbsIQ_min_1by2[9:0] <= {AbsIQ_min[9], AbsIQ_min[9:1]};
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end
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// 第五级延迟：1bit位扩展求和：
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// (MXQ)中间将最大延迟一个clk赋给 Dout_Temp2,使 Dout_Temp2与 Dout_Temp在同一个clk下进行比较。
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reg [10:0] Dout_Temp;
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reg [10:0] Dout_Temp1;
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reg [10:0] Dout_Temp2;
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always @(posedge clk) begin
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Dout_Temp[10:0] <= {1'b0, AbsIQ_max_7by8[9:0]} + {1'b0, AbsIQ_min_1by2[9:0]};
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Dout_Temp1[10:0] <= {1'b0, AbsIQ_max[9:0]};
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Dout_Temp2[10:0] <= Dout_Temp1[10:0];
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end
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// (MXQ)第六级延迟：输出求和值与I/Q两路绝对值最大值比较之后的最大值：
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always @(posedge clk) begin
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if (Dout_Temp[10:0] >= Dout_Temp2[9:0]) Dout[10:0] <= Dout_Temp[10:0];
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else Dout[10:0] <= Dout_Temp2[10:0];
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end
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// 产生Rdy，与ND有六级延迟：
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reg Rdy_b5 = 1'b0;
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reg Rdy_b4 = 1'b0;
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reg Rdy_b3 = 1'b0;
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reg Rdy_b2 = 1'b0;
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reg Rdy_b1 = 1'b0;
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always @(posedge clk) begin //(MXQ)必须加 posedge clk ,否则仿真有问题，内存溢出
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Rdy_b5 <= ND;
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Rdy_b4 <= Rdy_b5;
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Rdy_b3 <= Rdy_b4;
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Rdy_b2 <= Rdy_b3;
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Rdy_b1 <= Rdy_b2;
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Rdy <= Rdy_b1;
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end
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endmodule
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