fix(top): reverse iq in recv

2024-08-02 20:51:37 +08:00
parent 92583b785c
commit 145e8c0930
11 changed files with 1918 additions and 569 deletions
@@ -27,7 +27,7 @@ module PAPR #(
    parameter WINDOW_DEPTH = 1023
    // parameter GATE = 8
 ) (
-    input                      clk, 
+    input                      clk,
    input                      rst,
    input      [MAG_WIDTH-1:0] vec_mag,
    input                      mag_valid,
@@ -64,11 +64,6 @@ module PAPR #(
    // accumulate ==> average ==> papr
    wire [MAG_WIDTH-1:0] vec_mag_1024;
    reg  [          5:0] cnt;
-    // shift_1024 shift_1024 (
-    //     .D  (vec_mag),      // input wire [21 : 0] D
-    //     .CLK(clk),          // input wire CLK
-    //     .Q  (vec_mag_1024)  // output wire [21 : 0] Q
-    // );

    shift_reg #(
        .DATA_WIDTH(MAG_WIDTH),
@@ -144,22 +139,10 @@ module PAPR #(
    end


-    // ******** Wire & Reg  ********
-
-    // ******** Assingment  ********
-
-    // ******** Logic Block ********
-
-    // ********    Inst     ********
-
-    // ********    Debug    ********
-
-    // NOTE: comment
-
    ila_frame_sync u_ila_frame_sync (
        .clk   (clk),        // input wire clk
        .probe0(vec_mag),    // input wire [21:0]  probe0  
-        .probe1(mag_valid),  // input wire [0:0]  probe1 
+        .probe1(data_avg),   // input wire [21:0]  probe0  
        .probe2(frame_sync)  // input wire [0:0]  probe2
    );